[发明专利]抗单粒子翻转的低功耗SRAM存储单元电路及存储器

说明书

本发明公开了一种抗单粒子翻转的低功耗SRAM存储单元电路及存储器，电路包括：其中，七个NMOS管和四个PMOS管，第一PMOS管、第二PMOS管、第三PMOS管和第一NMOS管，第二NMOS管，第三NMOS管组成施密特触发器；第四PMOS管和第四NMOS管组成一个反相器；施密特触发器输出端连到反向器输入端，反向器输出端连到施密特触发器输入端；构成施密特触发器的第三PMOS管MP3管的漏极和第三NMOS管管的源极连到反向器输出端。这种存储单元电路使得作为第一存储节点Q的第二PMOS管的漏极与第二存储节点Qb的第四PMOS管的漏极为互锁的节点，提升了对抗单粒子翻转的性能，且电路结构相对简单，功耗较低，也便于制造。

技术领域

本发明涉及集成电路领域，尤其涉及一种SRAM存储单元电路及SRAM存储器。

背景技术

随着CMOS晶体管的尺寸来到亚微米量级，高能粒子撞击高速运行的静态随机存储器 (Static Random-Access Memory，SRAM)的存储单元敏感节点时，高能粒子的能量将会沿着其穿过的路径沉积在半导体材料中，并产生电子空穴对，这些电子空穴对在电场的漂移作用下被有效的收集到敏感节点处，造成电荷的积累，产生瞬态电压脉冲。当粒子的能量足够大，产生的电子空穴对足够多时，SRAM中存储单元的逻辑值将被翻转，称为单离子翻转(single event upset SEU)。尽管SEU是一种非破坏性事件，并且有很多错误检测和校正方法，但是SEU概率的增加依旧可能对使用大规模SRAM的设备带来严重的问题。

目前在集成电路设计中，常用的SRAM单元为传统6管单元结构，如图1所示为传统的 SRAM 6管存储单元电路结构示意图，这种SRAM 6管单元结构不仅写功耗高，并且较容易发生单粒子翻转，即SEU。为了提高SRAM抗单粒子翻转性能，传统的加固方法包括DICE电路、三模冗余电路等，但这些加固措施的共同缺点是电路逻辑结构复杂，虽然可以减少收集电荷对其的影响，但会增加其功耗。因此，对于如何提升SRAM存储单元的本身的抗辐照能力且又可以降低其功耗，是一件很有必要，又非常有挑战性的工作。

有鉴于此，特提出本发明。

发明内容

本发明的目的是提供了一种抗单粒子翻转的低功耗SRAM存储单元电路及存储器，能在提高单粒子翻转性能前提下，降低其功耗，进而解决现有技术中存在的上述技术问题。

本发明的目的是通过以下技术方案实现的：

本发明实施方式提供一种抗单粒子翻转的低功耗SRAM存储单元电路，包括：

七个NMOS管和四个PMOS管；其中，

第一NMOS管MN1的栅极、第一PMOS管MP1的栅极、第七NMOS管MN7的源极和第五NMOS管MN5的源极电性连接；

第二NMOS管MN2的栅极、第二PMOS管MP2的栅极、第四NMOS管MN4的漏极、第四PMOS管MP4的漏极、第三NMOS管MN3的源极、第三PMOS管MP3的源极和第七NMOS管 MN7的漏极电性连接；

第一NMOS管MN1的漏极、第二NMOS管MN2的源极和第三NMOS管MN3的漏极电性连接；

第一PMOS管MP1的漏极、第二PMOS管MP2的源极和第三PMOS管MP3的漏极电性连接；

第二NMOS管MN2的漏极、第二PMOS管MP2的漏极、第三NMOS管MN3的栅极、第三 PMOS管MP3的栅极、第四NMOS管MN4的栅极、第四PMOS管MP4的栅极和第六NMOS管 MN6的源极电性连接；

所述第五NMOS管MN5的栅极与第六NMOS管MN6的栅极均与字线WL电性连接；

所述第七NMOS管MN7的栅极与写控制线CL电性连接；

所述第五NMOS管MN5的漏极与位线第二位线BLB电性连接；