[发明专利]FPGA全路径快速时序分析方法、装置、计算机和存储介质

说明书

本发明涉及一种FPGA全路径快速时序分析方法、装置、计算机和存储介质，其中，时序分析方法包括：在创建的时序网表中为每个点创建输出边；对所述时序网表进行拓扑分层，并记录每个点所处的分层，各分层对应生成一子拓扑结构；选择一个起点，按照所述拓扑分层的层级顺序依次遍历各输出边，以获各分层中与所述起点相对应的输出点，并将所述输出点录入所述子拓扑结构中以在遍历结束后创建拓扑分层时序图。通过对时序网表的进行分层形成子拓扑结构，以第一层作为起点，按次序为之后层次的点创建路径信息，并创建子时序拓扑图，通过子拓扑结构对时序网表进行分层次的全路径分析，极大地减少了无效查找过程，简化了分析过程，提高了电路设计效率。

技术领域

本发明实施例涉及FPGA设计技术领域，尤其是一种FPGA全路径快速时序分析方法、装置、计算机和存储介质。

背景技术

利用电子设计自动化(Electronic design automation，EDA)软件进行时序分析是使用FPGA不可缺少的部分，它可以验证设计电路是否满足设计的要求，通常时序分析多指静态时序分析(Static Timing Analysis，STA)。

全路径时序分析可以将所有输入点到寄存器、寄存器到寄存器和寄存器到输出点的关键路径显示出来，对设计一个有效的电路起到至关重要的作用。在进行STA时，首先将电路抽象成图表形式的拓扑结构，并对电路中的各个元器件进行抽象，其中整个电路是一张网表，将每个元器件抽象成单元，并将单元上的端口、引脚和寄存器等信息抽象成点，由此一个百万级别的电路抽象成网表后点的数量是千万或亿级。

在这些由千万级或亿级点组成的时序网表中查找到一条有效的路径是非常复杂的，需要万亿次的计算才能得出，因此进行时序分析的时间较长，影电路设计的效率。

发明内容

本发明实施例提供一种FPGA全路径快速时序分析方法、装置、计算机和存储介质，具有简化分析过程、提高电路设计效率的优点。

为解决上述技术问题，本发明创造的实施例采用的一个技术方案是：

一种FPGA全路径快速时序分析方法，包括：

在创建的时序网表中为每个点创建输出边，其中，所述输出边包括输出点；

对所述时序网表进行拓扑分层，并记录每个点所处的分层，各分层对应生成一子拓扑结构；

选择一个起点，按照所述拓扑分层的层级顺序依次遍历各输出边，以获各分层中与所述起点相对应的输出点，并将所述输出点录入所述子拓扑结构中以在遍历结束后创建拓扑分层时序图。

作为本发明的优选方案进一步设置为，所述按照所述拓扑分层的层级顺序依次遍历各输出边，以获各分层中与所述起点相对应的输出点具体包括：

将选择的起点放入拓扑分层的第一层中，获取对应该起点的输出点；

将该输出点存入一遍历列表中，并依次遍历各分层查询其中是否存在输出点，若在该分层中存在输出点，则将该输出点存入所述遍历列表中，并将该输出点对应的当前点取出存入该当前点的层级对应的子拓扑结构中，当输出点为空后结束遍历。

作为本发明的优选方案进一步设置为，在判断是否存在输出点之前，获取该分层的起始点，并从所述子拓扑结构中删除。

作为本发明的优选方案进一步设置为，所述将所述输出点录入所述子拓扑结构中以在遍历结束后创建拓扑分层时序图具体包括：

待将该分层所有对应输出点的当前点存入子拓扑结构后生成子拓扑分层时序图；

根据对应各所述子拓扑结构的子拓扑分层时序图按照预定策略创建新的拓扑分层时序图。

作为本发明的优选方案进一步设置为，在遍历各输出边时创建路径信息。