[发明专利]存储体编译和布局协同的片上缓存设计方法和片上缓存

说明书

本申请涉及一种存储体编译和布局协同的片上缓存设计方法和片上缓存。所述方法对粘合逻辑进行预布局规划，得到其布局区域，并将布局区域标记为已布局区域，在布局区域选择存储体的汇聚点，将汇聚点作为存储体到粘合逻辑的距离计算基准点，在未布局区域中选择离汇聚点距离最近的位置，作为当前存储体的布局位置，根据布局位置与汇聚点的距离计当前存储体在该布局位置时的时序要求，对当前存储体进行穷举编译得到当前存储体的候选编译配置集合，在集合中选择满足时序要求的编译配置。采用本方法能够在存储体编译同时就考虑该存储体的位置信息，从而能够准确制定存储体编译的时序要求，编译出速度符合要求、功耗最优的存储体。

技术领域

本申请涉及计算机芯片技术领域，特别是涉及一种存储体编译和布局协同的片上缓存设计方法和片上缓存。

背景技术

现代微处理器和各种SOC芯片中都具有大容量片上缓存，它们一般由存储体编译器生成的存储体构成，多个这样的存储体，经过粘合逻辑合并和选择来形成各种大容量的Cache、Scratch Pad Memory、共享缓冲池等片上缓存结构。片上缓存的容量不断增大，其面积达到全芯片的30%~45%或更高，功耗占比也随之提高，同时片上缓存往往也处于关键时序路径，决定了全芯片频率。因此如何进一步提高片上缓存的性能，并降低其功耗是提高芯片的关键。

在现有的设计流程中先根据存储体的功能编译完成存储体，然后加入粘合逻辑完成RTL级集成，最后才考虑存储体的时序、面积、布局位置等物理参数。使得在存储体编译时不得不预留较大的时序余量，从而造成不必要的面积和功耗开销。

发明内容

基于此，有必要针对上述技术问题，提供一种存储体编译和布局协同的片上缓存设计方法和片上缓存。

一种存储体编译和布局协同的片上缓存设计方法，所述方法包括：

对粘合逻辑进行预布局规划，得到所述粘合逻辑的布局区域，并将所述布局区域标记为已布局区域；

在所述布局区域选择存储体的汇聚点，将所述汇聚点作为所述存储体到所述粘合逻辑的距离计算基准点；

在未布局区域中选择离所述汇聚点距离最近的位置，作为当前存储体的布局位置，根据所述布局位置与所述汇聚点的距离计算所述当前存储体布局在所述布局位置时的时序要求；

对所述当前存储体进行穷举编译，得到所述当前存储体的候选编译配置集合，在所述候选编译配置集合选择满足所述时序要求的所述当前存储体的编译配置；

根据所述编译配置确定所述当前存储体的占用区域，将所述占用区域标记为已布局区域。

在其中一个实施例中，根据所述布局位置与所述汇聚点的距离计算所述当前存储体布局在所述布局位置时的时序要求：

tqm + tgt + td + tsr + tmg tp

tqr + tgf + td + tsm + tmg tp

其中，tqm是存储体的时钟到数据输出端的延时， tgt 是存储体到粘合逻辑方向上组合逻辑的延时，td是汇聚点到存储体的距离造成的延时，tsr是粘合逻辑上寄存器的建立时间，tmg是预留的时序余量，tqr是粘合逻辑上寄存器的时钟到数据输出端的延时，tgf是粘合逻辑到存储体方向上组合逻辑的延时，tsm是存储体的建立时间，tp是芯片工作的时钟周期。

在其中一个实施例中，对所述当前存储体进行穷举编译，包括：

对于远离所述粘合逻辑的所述当前存储体，选择拆分存储体、低阈值替换或者增大晶体管尺寸的编译方式进行穷举编译，得到所述当前存储体的候选编译配置集合；

对于靠近所述粘合逻辑的所述当前存储体，选择合并存储体、高阈值替换或者减小晶体管尺寸的编译方式进行穷举编译，得到所述当前存储体的候选编译配置集合；