[发明专利]一种延时链路以及一种延时控制方法

说明书

本申请公开了一种延时链路，包括：由n个延时单元串联组成的延时链，延时链中所有延时单元的输出信号均可由选通开关选通输出，延时链的两条输出路径上分别连接有插值模块，插值模块包括多个并联可控的延时缓冲单元，并且，各路并联可控的延时缓冲单元的输出端并联；其中，n＞1。显然，在该延时链路中，首先通过选通开关将延时链的两条输出路径设置为具有不同延迟时间的链路，同时通过对延时链两个输出路径上并联可控延时缓冲单元的导通数量进行调整，就可以利用延时缓冲单元对延时链的延迟输出信号进行更为细化的调整，由此就能够使得延时链路具有更高的延时精度。

技术领域

本发明涉及集成电路技术领域，特别涉及一种延时链路以及一种延时控制方法。

背景技术

延时链路在高速接口的电路设计中有着十分广泛的应用，而延时链路的延时精度会直接影响到高速接口的数据传输性能。请参见图1，图1为现有技术中延时链路的结构图。图1所示的延时链路是由n个延时单元串联组合而成，其中，每一个延时单元的延迟时间为t_d，各个延时单元的输出可由选择开关选通输出。如果输出信号out选择第m个延时单元进行输出，那么输出信号out与输入信号in之间的延迟时间为m*t_d。在图1所示的延时链路中，由于延时单元的最小延迟时间已经被固定设计为t_d，在此情况下输出信号out的延迟时间只能是t_d的整数倍。并且，由于延时单元的延迟时间会受到制作工艺以及温度等因素的影响，这样就会使得各个延时单元的实际延迟时间与设计设置值t_d相差较远，在此情况下，就使得延时链路的实际延时精度存在较大误差。目前，针对这一技术问题，还没有较为有效的解决办法。

由此可见，如何进一步提高延时链路的延时精度，是本领域技术人员亟待解决的技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种延时链路以及一种延时控制方法，以进一步提高延时链路的延时精度。其具体方案如下：

一种延时链路，包括：由n个延时单元串联组成的延时链，所述延时链中所有延时单元的输出信号均可由选通开关选通输出，所述延时链的两条输出路径上分别连接有插值模块，所述插值模块包括多个并联可控的延时缓冲单元，并且，各路并联可控的延时缓冲单元的输出端并联；其中，n＞1。

优选的，所述延时单元具体为具有延时功能的逻辑门电路。

优选的，所述选通开关具体为信号选择器或与门。

相应的，本发明还公开了一种延时控制方法，应用于前述所公开的一种延时链路，包括：

接收目标控制信号；

根据所述目标控制信号控制所述延时链的两条输出路径输出不同的延时信号，并根据所述目标控制信号对各个输出路径上插值模块中延时缓冲单元的导通数量进行调控，以对所述延时链的延迟输出信号进行调控。

优选的，当所述延时链的两条输出路径分别为第一输出路径和第二输出路径，且所述第一输出路径和所述第二输出路径上分别连接有第一插值模块和第二插值模块时，所述根据所述目标控制信号控制所述延时链的两条输出路径输出不同的延时信号，并根据所述目标控制信号对各个输出路径上插值模块中延时缓冲单元的导通数量进行调控，以对所述延时链的延迟输出信号进行调控的过程，包括：

根据所述目标控制信号利用所述选通开关将所述第一输出路径和所述第二输出路径的输出信号相较于输入信号的延迟时间分别设置为i*t_d和(i+g)*t_d；其中，t_d为所述延时单元的延迟时间，0＜i＜n，1＜g＜n-1；

根据所述目标控制信号将所述第一插值模块中延时缓冲单元的导通数量设置为k，并将所述第二插值模块中延时缓冲单元的导通数量设置为j；其中，1＜k＜m，1＜j＜m；m为所述第一插值模块或所述第二插值模块中延时缓冲单元的数量；