[发明专利]基于二叉输出树中多个通道的自相关性的多通道交替式ADC的时间相位失配校准方式

说明书

N通道交替式模数转换器(ADC)在每个ADC的输入采样时钟上增加一个可变延迟。在校准期间，由逐次逼近寄存器(SAR)对每一个可变延迟进行编辑，以最小化通道之间的时间相位失配。自相关器生成针对一对ADC数字输出的相关误差的符号。使用相关符号测试SAR比特，从而确定何时加上或减去SAR比特。首先，在多路复用相关器的二叉树第一层中校准。然后，使用自相关器在二叉树较高层中校准较远对与组之间的偏差，该自相关器的输入从ADC输出组复用至多路复用相关器的二叉树。多路复用相关器的二叉树能够包括旁路器，用于N的奇数非二进制值。两个相邻通道与较远通道之间的采样时钟和组件时间相位失配减少至1个LSB。

技术领域

本发明涉及模数转换器(ADC)，具体涉及一种对交替式ADC的校准。

背景技术

模数转换器(ADC)广泛用于将模拟信号转换成数字值。多位ADC的分辨率高，并且能够通过校准提高多位ADC的精度。能够通过两个ADC的交替实现更高的采样速率，两个ADC中的每一个都以一半的采样速率操作。

图1示出现有技术的交替式ADC。ADC 10与ADC 12交替，其中，当时钟CLK关闭开关20时，ADC 10对模拟输入AIN进行采样，并且当反相时钟CLKB关闭开关22时，ADC 12对模拟输入AIN进行采样。当ADC 10有充足时间对AIN进行采样并保持AIN，并且将AIN转换成数字值时，当CLK为高时，多路复用器18选择来自ADC 10的数字输出Y1。当CLK相对于多路复用器18为低时，数字输出DOUT为Y2。因此，以最终输出DOUT的一半的数据速率操作ADC 10和ADC12中的每一个。

图2为模拟采样和时钟偏差的图。AIN被采样进ADC 10中，以在CLK的下降沿上生成Y1[K-1]和Y1[K]，同时，AIN被采样进ADC 12中，以在CLKB的下降沿上生成Y2[K-1]和Y2[K]，其中，K为样本或者时间性指数。AIN的采样时间或周期为Ts。理想地，CLK中不存在时钟偏差，并且所有样本都被分隔开Ts。然而，CLK可能不具有确切地占2*Ts周期的50％的脉冲宽度，从而引起采样脉冲宽度失配和非线性。通道Y2采样可以相对于通道Y1采样被延迟Ts+ΔT/2，同时，通道Y1采样可以相对于通道Y2采样被延迟Ts-ΔT/2。理想地，ΔT＝0不存在采样失配。然而，事实上，ΔT是有限的。对于2个以上的通道，期望将ΔT减少至最小可接受水平。

ADC 10、12和开关20、22可能不会确切匹配，从而在2个通道Y1、Y2之间引起有限带宽失配。因此，采样脉冲失配和ADC组件失配可能导致非线性。

图3为关于现有技术的交替式ADC的频谱中杂波的图。采样脉宽失配和组件失配可能引起导致杂波302的非线性或误差。能够以Fs/N、K*Fs/N±F的整数倍产生这些杂波，其中，K为整数，其中，Fs为采样频率(周期Ts＝1/Fs)，并且N为交替的通道数量。因为这些杂波会限制高速ADC的动态范围并且与模拟输入信号幅度和频率成比例，所以它们是不被期望的。

所期望的是带有至少4个在一起交替的ADC通道的高度交替式ADC，以更高采样速率进行操作。期望引入针对通道输入中的每一个的可变的、可编程延迟，以校准4个或更多个在一起交替的通道之间的采样脉宽失配、时钟失配和组件失配引起的时间相位失配。期望一种校准方法以测试这些延迟的各种值，以编程这些延迟从而使多个通道之间的偏差最小化。用于调整渐变的温度偏差的快速前景校准方法和背景校准方法都是被期望的。

附图说明

图1示出现有技术的交替式ADC。

图2为模拟采样和时钟偏差的图。

图3为关于现有技术的交替式ADC的频谱中杂波的图。

图4为实现基于可编辑输入延迟的校准的带有自相关器的4通道交替式ADC的框图。

图5为带有二进制加权电容器的SAR延迟元件的图。

图6更详细地示出自相关器。