[发明专利]非易失性相变存储器装置及相关行解码方法

权利要求书

1.一种非易失性存储器装置，包括：

存储器阵列，其包括多个存储器部分，每个存储器部分包括布置成行和列的相应多个存储器单元，其中所述存储器部分布置成组，存储器部分的每个组包括布置成行的多个相应存储器部分、以及延伸穿过所述相应存储器部分的多个相应字线，并且其中所述组中的所述存储器部分的所述存储器单元耦合到所述相应字线；以及

行解码器，其包括预解码级，所述预解码级被配置成执行选择和随后的取消选择，在所述选择中，所述行解码器选择延伸穿过存储器部分的组的字线，并且取消选择延伸穿过所述存储器部分的组的其它字线，在所述随后的取消选择中，所述行解码器取消选择延伸穿过所述存储器部分的组的所有所述字线，所述行解码器针对存储器部分的每个组还包括：

共享上拉级，其被配置为当分别选择或取消选择所述字线时，将延伸穿过所述存储器部分的组的每个字线从处于第一参考电位的节点去耦、或耦合到处于所述第一参考电位的节点，以便当取消选择时将取消选择电压施加到每个字线；

多个下拉级，沿所述存储器部分的组分布，每个下拉级被配置为当被选择时，将延伸穿过所述存储器部分的组的每个字线局部耦合到处于第二参考电位的节点，以便在所述字线上局部施加选择电压，其中每个下拉级进一步被配置为当被取消选择时，将延伸穿过所述存储器部分的组的每个字线从处于所述第二参考电位的节点局部去耦；以及

多个局部上拉级，沿所述存储器部分的组分布，每个局部上拉级针对延伸穿过所述存储器部分的组的每个字线包括NMOS类型的对应局部上拉晶体管，其中每个局部上拉的所述局部上拉晶体管被配置为：

当选择延伸穿过所述存储器部分的组的所述字线中的一个字线时，将对应字线从处于所述第一参考电位的节点局部去耦；以及

当取消选择延伸穿过所述存储器部分的组的所有所述字线时，将对应字线局部地耦合到处于所述第一参考电位的节点，以便在先前选择的所述字线上局部地恢复所述取消选择电压。

2.根据权利要求1所述的非易失性存储器装置，其中针对存储器部分的每个组，对应的所述共享上拉级针对延伸穿过所述存储器部分的组的每个字线包括对应的取消选择逻辑电路，所述对应的取消选择逻辑电路包括耦合到所述字线、并且耦合到处于所述第一参考电位的节点的多个相应PMOS晶体管。

3.根据权利要求2所述的非易失性存储器装置，

其中每个取消选择逻辑电路包括相应的第一PMOS晶体管和相应的第二PMOS晶体管，所述相应的第一PMOS晶体管和所述相应的第二PMOS晶体管中的每个PMOS晶体管具有分别耦合到对应的所述字线、以及耦合到处于所述第一参考电位的节点的导电端子，以及

其中每个取消选择逻辑电路被配置为：

当对应的所述字线被取消选择时，接通相应的第一PMOS晶体管；

当对应的字线被选择时，关断相应的第一PMOS晶体管；以及

当延伸穿过所述存储器部分的组的字线中的一个字线被选择时，关断相应的第二PMOS晶体管，并且否则接通相应的第二PMOS晶体管。

4.根据权利要求1所述的非易失性存储器装置，其中针对存储器部分的每个组，对应的字线从对应的共享上拉级开始延伸穿过所述存储器部分的组。

5.根据权利要求4所述的非易失性存储器装置，其中每个下拉级被耦合到延伸穿过所述存储器部分的组的每个字线的对应节点，耦合到所述下拉级的每个字线的节点被布置在对应存储器部分的上游，其中每个下拉级被配置为在被选择时，将每个字线的对应节点耦合到处于所述第二参考电位的节点，并且在被取消选择时，将每个字线的对应节点从处于所述第二参考电位的节点去耦。

6.根据权利要求5所述的非易失性存储器装置，其中在每个局部上拉级中，每个局部上拉晶体管具有分别耦合到处于所述第一参考电位的节点和耦合到对应的下拉级所耦合到的对应字线的节点的导电端子。

7.根据权利要求1所述的非易失性存储器装置，其中每个存储器单元包括相应的选择器和相应的相变元件，所述相应的相变元件被配置为提供能够与对应逻辑数据相关联的第一电阻值或第二电阻值。