[发明专利]八晶体管静态随机存取存储单元

说明书

本发明涉及八晶体管静态随机存取存储单元，公开一种存储结构实施例，包括存储单元，特别是具有高装置密度和对称性的八晶体管(8T)静态随机存取存储(SRAM)单元。在8T SRAM单元中，隔离区域横向位于两个半导体主体间。四个栅极结构穿过半导体主体。在一个半导体主体上有四个p型晶体管，包括两个p型通栅晶体管和在p型通栅晶体管间的两个上拉晶体管。另一个上有四个n型晶体管，包括两个n型通栅晶体管和在n型通栅晶体管间的两个下拉晶体管。不同半导体主体上相邻的p型和n型晶体管共享栅极结构。各种互连(包括但不限于硅化物电桥和/或接触带)提供使8T SRAM单元运行和将8T SRAM单元并入此类单元阵列所需的内部和电性连接。

技术领域

本发明涉及存储单元(memory cell)，尤其涉及具有高装置密度和对称性的八晶体管(eight-transistor；8T)静态随机存取存储(static random access memory；SRAM)单元的实施例。

背景技术

传统的六晶体管(6T)静态随机存取存储(SRAM)单元包括：两个n型通栅(pass-gate)晶体管(PG1和PG2)、两个n型下拉(pull-down)晶体管(PD1和PD2)和两个p型上拉(pull-up)晶体管(PU1和PU2)。由于需要对四个半导体主体(即一个用于PG1和PD1，一个用于PU1，一个用于PU2，一个用于PD2和PG2)进行图形化，并且进一步由于需要L形局部互连以提供创建存储节点(storage node)所需的电性连接，6T SRAM单元的面积缩放受到限制。近期，一种高性能的八晶体管(8T)SRAM单元已被开发。在8T SRAM单元中，PG1和PG2由两个传输栅极(TG1和TG2)代替。每个传输栅极(transmission gate)包括两个晶体管，尤其是并联的n型和p型通栅晶体管，其栅极分别连接到两个不同的字线(wordline)上，其中不同字线上的信号彼此相反。使用TG1和TG2替换PG1和PG2可减少泄漏电流和延迟，并提高数据稳定性，但会增加芯片的面积消耗。

发明内容

一般而言，本文公开了一种存储结构的实施例，其包括衬底(substrate)以及该衬底上的排列成列和行的存储单元阵列。每个存储单元可以包括第一半导体主体和与该第一半导体主体相邻并平行的第二半导体主体。隔离区域可横向定位在该第一半导体主体和该第二半导体主体之间。存储单元还可以包括四个栅极结构，它们穿过该第一半导体主体、该隔离区域和该第二半导体主体。该存储单元还可以包括八个晶体管，特别是该第一半导体主体上的四个p型晶体管和该第二半导体主体上的四个n型晶体管。四个栅极结构中的每一个可以与该p型晶体管中的一个和该n型晶体管中的相邻一个共用。也就是说，每个栅极结构可以具有第一部分(section)，特别是用于该第一半导体主体上的p型晶体管的栅极，和第二部分，特别是用于该第二半导体主体上的n型晶体管的栅极。

更具体地，本文公开了一种存储结构的实施例，其包括衬底以及在该衬底上的八晶体管(8T)静态随机存取存储(SRAM)单元的阵列。每个8T SRAM单元可以包括第一半导体主体和与该第一半导体主体相邻并平行的第二半导体主体。隔离区域可横向定位在该第一半导体主体和该第二半导体主体之间。8T SRAM单元还可以包括四个栅极结构，它们垂直于并穿过该第一半导体主体、该隔离区域和该第二半导体主体。8T SRAM单元还可以包括八个晶体管，特别是该第一半导体主体上的四个p型晶体管和该第二半导体主体上的四个n型晶体管。四个p型晶体管可包括依次跨越第一半导体主体的第一p型通栅晶体管、与该第一p型通栅晶体管相邻的第一p型上拉晶体管、与该第一p型上拉晶体管相邻的第二p型上拉晶体管，以及与该第二p型上拉晶体管相邻的第二p型通栅晶体管。四个n型晶体管可包括依次跨越该第二半导体主体的第一n型通栅晶体管、与该第一n型通栅晶体管相邻的第一n型下拉晶体管、与该第一n型下拉晶体管相邻的第二n型下拉晶体管，以及与该第二n型下拉晶体管相邻的第二n型通栅晶体管。四个栅极结构中的每一个都可以与p型晶体管中的一个和n型晶体管中的相邻一个共用。也就是说，每个栅极结构可以具有第一部分，特别是用于该第一半导体主体上的p型晶体管的栅极，和第二部分，特别是用于该第二半导体主体上的n型晶体管的栅极。