[发明专利]一种内存信号通道设计方法、内存信号通道及终端

说明书

本发明涉及服务器技术领域，具体提供一种内存信号通道设计方法、内存信号通道及终端，方法包括：将所有内存信号通道划分为多个通道组，每个通道组均包括两条通道；在属于同一通道组的两条通道上均添加类似锯齿排列的凸起，两条通道的凸起均朝向对方且交错排列；将同一通道组内的两条通道的间距调整为设定的间距；在主板布图上划分出通道部署区域，并将多个通道组均匀分散部署在所述通道部署区域。本发明能够减少各内存信号通道走线间的串扰影响，以此提升内存信号质量。

技术领域

本发明属于服务器技术领域，具体涉及一种内存信号通道设计方法、内存信号通道及终端。

背景技术

在目前高速Server主板设计中，因DDR(内存)Channel通道数量的增多，比如，Intel Purley平台每个CPU支持DDR 6-channel，而当前Eaglestream平台每个CPU可支持DDR 8-channel，而Intel下代birchstream平台每个CPU将支持DDR 12-channel。因主板上CPU支持DDR channel通道数量的增多，其DDR走线数量也会大幅增加，为解决按传统常规耦合方式布线带来的PCB板结构空间及叠层数增多，导致设计开发成本提升问题。

早期方案导入regular tab布线方案，即以压缩各走线间距并在各走线上增加Tab梯形锯齿铜箔方式来解决DDR走线空间占据PCB板上面积较大的问题。然而，在后期测试时，发现加regular tab的布线和按传统无tab设计走线信号质量对比，有tab设计走线上的串扰幅度会偏高些，因而，当新平台DDR速率提升，其串扰幅度额外的增多，会影响到DDR高速率运行的信号质量。

发明内容

针对现有技术存在的串扰幅度过高导致内存高速率运行时信号指令不佳的问题，本发明提供一种内存信号通道设计方法、内存信号通道及终端，以解决上述技术问题。

本发明提供一种内存信号通道设计方法，包括：

将所有内存信号通道划分为多个通道组，每个通道组均包括两条通道；

在属于同一通道组的两条通道上均添加类似锯齿排列的凸起，两条通道的凸起均朝向对方且交错排列；

将同一通道组内的两条通道的间距调整为设定的间距；

在主板布图上划分出通道部署区域，并将多个通道组均匀分散部署在所述通道部署区域。

进一步的，将所有内存信号通道划分为多个通道组，每个通道组均包括两条通道，包括：

获取内存型号，根据内存型号获取内存的通道数量；

根据通道数量生成通道组数量。

进一步的，根据通道数量生成通道组数量，包括：

如果通道数量为偶数，则通道组数量为通道数量的一半；

如果通道数量为奇数，则通道组数量＝通道数量÷2+0.5。

进一步的，如果通道数量为奇数，所述方法还包括：

在所有通道组中有一组为单条通道，所述单条通道不存在凸起。

进一步的，所述凸起的形状为等腰梯形，所述等腰梯形的底边与通道边缘结合。

进一步的，相邻通道组之间的间距不低于16mil。

进一步的，在主板布图上划分出通道部署区域，并将多个通道组均匀分散部署在所述通道部署区域，包括：

获取通道部署区域的初始宽度；

获取通道组宽度和通道组数量，利用公式实际间距＝(初始宽度-通道组宽度×通道组数量)÷(通道组数量-1)计算相邻通道组之间的实际间距；