[发明专利]一种基于主控加速引擎的加密存储卡固件设计方法

说明书

本发明适用于运用FPGA PCIE加速标准板卡对数据进行加密解密的技术领域，提供了一种基于主控加速引擎的加密存储卡固件设计方法，本申请通过在PC或服务器的PCIE插槽插入一个或者多个FPGA PCIE加速标准板卡，通过FPGA PCIE加速标准板卡内部的驱动和软件把本来要在CPU计算的数据移动这个FPGA PCIE加速标准板卡做计算，从而CPU负责管理FPGA PCIE加速标准板卡，具体的加解密计算开销由FPGA PCIE加速标准板卡来完成，FPGA PCIE加速标准板卡随时向CPU报告状态进度情况，把CPU的计算资源释放出来，去做其它的事情，这样就可以克服传统的计算机加解密方法效率低，消耗CPU的计算资源过多，速率上不去的问题了，解放了CPU，增加CPU的运行效率以及提高加解密的速度。

技术领域

本发明属于运用FPGA PCIE加速标准板卡对数据进行加密解密的技术领域，尤其涉及一种基于主控加速引擎的加密存储卡固件设计方法。

背景技术

随着信息产业的飞速发展，硬盘由于容量大、使用方便，逐渐成为人们存储信息的主要介质，同时也带来了另外一个重大问题——信息安全。对信息加密有两种方式，软件加密和硬件加密。软件加密耗费CPU和内存，且速度慢、安全性不高；硬件加密速度快、安全性高。

传统的计算机加解密方法均是运用CPU资源对数据进行加解密，其最大的缺点：一方面是效率低，消耗CPU的计算资源过多；另一方面是速率上不去，最高速率测试到15Gb/s，而用FPGA PCIE加速标准板卡最大可以做到60Gb/s，效率提了300％，在一些大数据，低延迟场合非常适合应用。

发明内容

本发明提供一种基于主控加速引擎的加密存储卡固件设计方法，旨在解决传统的计算机加解密方法通过运用CPU资源对数据进行加解密导致效率低，消耗CPU的计算资源过多，同时速率上不去，最高速率测试到15Gb/s的问题。

本发明是这样实现的，一种基于主控加速引擎的加密存储卡固件设计方法，包括如下步骤：

步骤S1：在PC或服务器PCIE插槽插入一个或者多个FPGA PCIE加速标准板卡；

步骤S2：PC或者服务器内的CPU与FPGA PCIE加速标准板卡内的DMA 控制器相连接；

步骤S3：在数据加解密时，CPU将需要加解密处理的数据进行分类编号后，移交给FPGA PCIE加速标准板卡进行处理；

步骤S4：该FPGA PCIE加速标准板卡中的DMA控制器对数据进行加解密；

步骤S5：数据加解密完成时，FPGA PCIE加速标准板卡中的DMA控制器将加解密的结果反馈给CPU，并由CPU检查操作和读取加解密完成后的数据进行后续数据处理操作，

其中，CPU负责管理FPGA PCIE加速标准板卡，具体的加解密计算开销由FPGA PCIE加速标准板卡来完成，FPGA PCIE加速标准板卡随时向CPU报告状态进度情况。

优选的，在步骤S1中的FPGA PCIE加速标准板卡架构为FPGA： XCVU13P(3780KCells)，

DDR43200MHz 4GB*4，

PCIE:PCIE GEN3.0*16。

优选的，在步骤S3中包括如下步骤：

步骤S31、CPU判断数据需要处理的类型；

步骤S32、CPU对数据分类并编号排序；

步骤S33、CPU将需要处理的数据发送给FPGA PCIE加速标准板卡，并由 FPGA PCIE加速标准板卡中的DMA控制器作具体处理；