[发明专利]一种动态比较器

说明书

本发明涉及比较器技术领域，尤其涉及一种动态比较器，包括PMOS管P1、P2、NMOS管N1、N2、N3、N4、电容C0、C1和C2，PMOS管P1的栅极、PMOS管P2的栅极和NMOS管N3的栅极相互连接；PMOS管P1的漏极与NMOS管N1的漏极连接点并联电容C0后接地；PMOS管P2的漏极与NMOS管N2的漏极连接点并联电容C1后接地；NMOS管N1源极和NMOS管N2源极连接后与NMOS管N3的漏极连接。本发明当比较器工作时，通过电容C0和C1对电容C2进行充电，从而延缓了电容C0和C1的放电速度，使输出电压von和vop在时间上存在偏差，从而有利于动态比较器后级的latch识别。

技术领域

本发明涉及比较器技术领域，尤其涉及一种动态比较器。

背景技术

伴随着半导体技术的不断发展，基于数字电路的复杂电子部件日益融入人们生活中的各个方面；而作为模拟信号与数字信号接口的模拟－数字转换器以及复杂高频电子系统中，动态比较器以其响应速度快、静态功耗低的特点得到了广泛应用。

如图1为传统动态比较器电路，电路中主要包含PMOS管P1和P2，NMOS管N3，以及采样放大NMOS管N1和N2；模拟输入信号为vip和vin，模拟输出信号对应为vop和von，同时动态比较器需要一个同步时钟clk输入；

当时钟clk输入逻辑为0时，NMOS管N3关闭，PMOS开关管P1和P2打开，此时输入对NMOS管N1和N2采样输入信号vip和vin，动态比较器的输出vop和von此时被复位为逻辑1；

当时钟clk输入逻辑为1时，PMOS开关管P1和P2关闭，NMOS开关管N3打开，此时输入对管N1和N2根据其栅极的采样电压vip和vin对动态比较器的输出端von和vop放电；如果vipvin,则von的下降速度大于vop的下降速度，当一个比较周期完成之后，clk重新输入逻辑0，动态比较器进入下一个采样、比较周期。

工作时序结果如图3所示，传统动态比较器在输入电压vip和vin电位接近时，vop和von在下降过程中存在分叉太小，容易导致动态比较器后级latch无法识别，从而造成动态比较器的输出结果出错。

发明内容

针对现有技术的不足，本发明所采用的技术方案是：一种动态比较器包括：PMOS管P1、P2、NMOS管N1、N2、N3、N4、电容C0、C1和C2,PMOS管P1的栅极与PMOS管P2的栅极相互连接，PMOS管P1的源极与PMOS管P2的源极互联后接外部电压VDD，PMOS管P1的漏极与NMOS管N1的漏极连接，PMOS管P1的漏极与NMOS管N1的漏极连接点并联电容C0后接地；PMOS管P2的漏极与NMOS管N2的漏极连接点并联电容C1后接地；NMOS管N1源极和NMOS管N2源极连接后与NMOS管N3的漏极连接，NMOS管N3的源极分别与电容C2的一端和NMOS管N4的漏极连接；电容C2的另一端与NMOS管N4的栅极连接；NMOS管N4的源极接地；电容C2的值等于2倍电容C0的值，且电容C0的值等于电容C1的值。

进一步的，还包括外部同步时钟，用于产生相位相反的逻辑信号，包括时钟信号clk和时钟信号clkb；其中，所述时钟信号clk与所述NMOS管N3的栅极连接，所述时钟信号clkb与所述NMOS管N4的栅极连接；时钟信号clk和clkb的高电压值为VDD，即逻辑1，低电压值为0，即逻辑0。

本发明的有益效果：

1、当动态比较器工作时，通过电容C0和C1对电容C2进行充电，从而延缓了电容C0和C1的放电速度，使输出电压von和vop在时间上输出存在偏差，从而有利于动态比较器后级的latch识别；

2、电容C2的值等于2倍电容C0的值，且电容C0的值等于电容C1的值时，分辨率增强效果最强。

附图说明

图1是现有技术中动态比较器电路图；

图2是本发明的动态比较器电路图；

图3是现有技术动态比较器输出电压von和vop行为图；