[发明专利]一种基于极性加固技术的抗辐照SRAM存储电路

说明书

本发明公开了一种基于极性加固技术的抗辐照SRAM存储电路，包括八个NMOS晶体管和六个PMOS晶体管，PMOS晶体管P3和P4交叉耦合，NMOS晶体管N3、N4和PMOS晶体管P1、P2作为上拉管，NMOS晶体管N1、N2、N5、N6作为下拉管；两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制。上述电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转能力。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种基于极性加固技术的抗辐照SRAM存储电路。

背景技术

随着科技进步，静态随机存储器(Static Random Access Memory，SRAM)已被广泛应用于各种航天电子领域，抗辐射设计成为了航天集成电路领域进一步发展的必由之路。随着航天任务复杂度的提升，就要求设计制造出更低功耗、更高集成度、更高抗辐射性能的集成电路，伴随着集成度越来越高，SRAM受到单粒子效应(Single Event Effects，SET)的影响导致单粒子翻转(Single Event Upset，SEU)的概率越来越高。单粒子效应即是单个高能粒子(质子、中子、α粒子以及重离子等)击中微电子器件的敏感部位，然后沿其路径的感应电荷通过漂移过程有效地收集和积累，一旦累积电荷产生的瞬态电压脉冲高于电路的开关阈值，该敏感节点中的存储值将会改变，造成电路的暂时性或永久性损伤，故抗SEU已经成为科研工作者不可忽略的一个问题。

发明内容

本发明的目的是提供一种基于极性加固技术的抗辐照SRAM存储电路，该电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转(Single Event Upset，缩写为SEU)能力。

本发明的目的是通过以下技术方案实现的：

一种基于极性加固技术的抗辐照SRAM存储电路，所述电路包括八个NMOS晶体管和六个PMOS晶体管，八个NMOS晶体管依次记为N1～N8，六个PMOS晶体管依次记为P1～P6，其中：

PMOS晶体管P3和P4具有交叉耦合结构，即PMOS晶体管P3的栅极与PMOS晶体管P4的漏极电连接，PMOS晶体管P4的栅极与PMOS晶体管P3的漏极电连接，使得对主存储节点Q、QN的数据进行锁存；NMOS晶体管N3、N4作为上拉管，开启冗余存储节点S0、S1节点对电源通路；NMOS晶体管N1、N2、N5、N6作为下拉管，其中NMOS晶体管N1、N2开启主存储节点Q、QN对地通路，NMOS晶体管N5、N6开启冗余存储节点S0、S1对地通路；

两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，其中：

NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制；

位线BL与NMOS晶体管N8与PMOS晶体管P6的源极电连接，位线BLB与NMOS晶体管N7与PMOS晶体管P5的源极电连接；

字线WL与NMOS晶体管N7和N8的栅极电连接，字线WLB与PMOS晶体管P5和P6的栅极电连接；

NMOS晶体管N7的漏极与NMOS晶体管N2的漏极电连接，NMOS晶体管N8的漏极与NMOS晶体管N1的漏极电连接；PMOS晶体管P5的源极与NMOS晶体管N1的栅极电连接，PMOS晶体管P6的源极与NMOS晶体管N2的栅极电连接；

电源VDD与PMOS晶体管P1、P2的源极、以及NMOS晶体管N3、N4的漏极电连接；

NMOS晶体管N1、N2、N5、N6的源极均接地。