[发明专利]一种半导体结构及其制造方法

说明书

本公开实施例公开了一种半导体结构及其制造方法，所述半导体结构包括：衬底；氧化层，位于所述衬底上和/或所述衬底内；阻挡层，覆盖所述氧化层，且与所述氧化层接触；其中，所述阻挡层包括硅掺杂和/或钛掺杂的氮化钼层。

技术领域

本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

半导体结构，例如栅极堆叠结构，包括位于衬底上的氧化层、位于氧化层上的氮化钼层以及位于所述氮化钼层上的导电层，所述氮化钼层用于阻挡所述导电层中的金属材料迁移到所述氧化层及所述衬底中。

然而，所述氮化钼层与氧化层之间的粘附性较差。

发明内容

本公开实施例提供一种半导体结构，包括：

衬底；

氧化层，位于所述衬底上和/或所述衬底内；

阻挡层，覆盖所述氧化层，且与所述氧化层接触；

其中，所述阻挡层包括硅掺杂和/或钛掺杂的氮化钼层。

在一些实施例中，所述阻挡层为硅掺杂的氮化钼；其中，所述阻挡层中硅与钼的原子数量比在0.1-0.9之间。

在一些实施例中，所述阻挡层为钛掺杂的氮化钼；其中，所述阻挡层中钛与钼的原子数量比在0.1-0.9之间。

在一些实施例中，所述阻挡层为钛掺杂及硅掺杂的氮化钼；其中，所述阻挡层中硅与钼的原子数量比在0.1-0.3之间，钛与钼的原子数量比在0.1-0.3之间。

在一些实施例中，所述氧化层包括氧化硅和氮氧化硅中的至少一种。

在一些实施例中，所述半导体结构还包括：导电层，所述导电层覆盖所述阻挡层。

在一些实施例中，所述导电层的材料包括钼。

在一些实施例中，所述衬底内包括沟槽，所述氧化层覆盖所述沟槽的侧壁及底表面，所述导电层填充所述沟槽。

在一些实施例中，所述半导体结构为动态随机存储器(DRAM)，所述导电层为字线。

本公开实施例还提供了一种半导体结构的制造方法，包括：

提供衬底，在所述衬底上和/或所述衬底内形成氧化层；

在所述氧化层上形成阻挡层；其中，所述阻挡层包括硅掺杂和/或钛掺杂的氮化钼层。

在一些实施例中，在所述氧化层上形成阻挡层，包括：

在所述氧化层上形成掺杂层，所述掺杂层包括氮化钛层和/或氮化硅层；

在所述掺杂层上形成氮化钼层；

执行热扩散工艺，使所述掺杂层与所述氮化钼层相互扩散，形成所述阻挡层。

在一些实施例中，所述掺杂层的厚度和所述氮化钼层的厚度范围均在1纳米至9纳米之间。

在一些实施例中，采用原子层沉积法或化学气相沉积法形成所述掺杂层和所述氮化钼层。

在一些实施例中，在所述氧化层上形成阻挡层，包括：

在所述氧化层上依次交替沉积掺杂层和氮化钼层，所述掺杂层包括氮化钛层和/或氮化硅层；

执行热扩散工艺，使所述掺杂层与所述氮化钼层相互扩散，形成所述阻挡层。

在一些实施例中，所述掺杂层的数量范围在2-5之间，所述氮化钼层的数量范围在2-4之间。

在一些实施例中，各个掺杂层的总厚度与所述阻挡层的厚度的比值范围在0.1-0.9之间。