[发明专利]分栅快闪存储单元及其制备方法在审
申请号: | 202210039247.9 | 申请日: | 2022-01-13 |
公开(公告)号: | CN114388630A | 公开(公告)日: | 2022-04-22 |
发明(设计)人: | 王旭峰;于涛;李冰寒 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H01L29/788 | 分类号: | H01L29/788;H01L21/336;H01L29/423 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 周耀君 |
地址: | 201203 上海市浦东新区中*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 分栅快 闪存 单元 及其 制备 方法 | ||
1.一种分栅快闪存储单元,其特征在于,包括:
衬底;
第一分栅结构和第二分栅结构,均包括浮栅、控制栅及字线栅,其中所述浮栅和所述控制栅依次堆叠于所述衬底上,所述字线栅位于所述浮栅和所述控制栅外侧的所述衬底上,且所述字线栅与所述控制栅的至少部分侧面接触以与所述控制栅电性连接,所述字线栅与所述浮栅之间通过介质绝缘;
擦除栅,位于所述第一分栅结构和所述第二分栅结构之间。
2.如权利要求1所述的分栅快闪存储单元,其特征在于,还包括:
沟槽,位于所述衬底内;
源线层,位于所述沟槽内,且将所述沟槽分隔为两个子沟槽,所述第一分栅结构的浮栅和所述第二分栅结构的浮栅分别填充两个所述子沟槽并延伸覆盖所述衬底的部分表面,且所述浮栅的顶部高于所述源线层,且所述擦除栅位于所述源线层上;
源区,位于所述源线层的下方的衬底内,且与所述源线层电性连接。
3.如权利要求2所述的分栅快闪存储单元,其特征在于,所述源线层的材质包括多晶硅。
4.如权利要求1所述的分栅快闪存储单元,其特征在于,所述控制栅呈L型。
5.如权利要求4所述的分栅快闪存储单元,其特征在于,所述第一分栅结构和所述第二分栅结构还均包括介质层,所述介质层包裹所述控制栅的部分外壁。
6.如权利要求5所述的分栅快闪存储单元,其特征在于,所述介质层包括第一侧墙和第二侧墙,所述第一侧墙覆盖对应的所述控制栅靠近所述擦除栅的部分侧面,所述第二侧墙覆盖对应的所述控制栅靠近所述擦除栅的剩余部分侧面及对应的所述第一侧墙的部分表面。
7.如权利要求1所述的分栅快闪存储单元,其特征在于,所述第一分栅结构和所述第二分栅结构还均包括第三侧墙,所述第三侧墙至少覆盖对应的所述浮栅远离所述擦除栅的一侧,所述字线栅与所述浮栅之间通过所述第三侧墙绝缘。
8.如权利要求1所述的分栅快闪存储单元,其特征在于,还包括两个漏区,分别位于所述第一分栅结构的字线栅和所述第二分栅结构的字线栅的外侧的衬底内。
9.一种分栅快闪存储单元的制备方法,其特征在于,包括:
提供衬底;以及,
形成第一分栅结构和第二分栅结构均包括浮栅、控制栅及字线栅,其中所述浮栅和所述控制栅依次堆叠于所述衬底上,所述字线栅位于所述浮栅和所述控制栅外侧的所述衬底上,且所述字线栅与所述控制栅的至少部分侧面接触以与所述控制栅电性连接,所述字线栅与所述浮栅之间通过介质绝缘,形成擦除栅于所述第一分栅结构和所述第二分栅结构之间。
10.如权利要求9所述的分栅快闪存储单元的制备方法,其特征在于,在形成所述第一分栅结构和所述第二分栅结构之前,还包括:
形成沟槽于所述衬底内;
形成源区于所述沟槽的底部的衬底内;以及,
形成源线层于所述沟槽内,所述源线层将所述沟槽分隔为两个子沟槽,所述源区与所述源线层电性连接。
11.如权利要求10所述的分栅快闪存储单元的制备方法,其特征在于,形成所述第一分栅结构和所述第二分栅结构的步骤包括:
在所述衬底上依次形成浮栅材料层及掩模层,且所述浮栅材料层填充所述沟槽,所述掩模层具有第一开口,所述第一开口显露出所述浮栅材料层的表面且位于所述沟槽上方;
在所述第一开口的内壁上形成控制栅材料层,在所述第一开口的侧壁的所述控制栅材料层上形成第一侧墙;
以所述第一侧墙为掩模刻蚀所述控制栅材料层以使所述第一开口显露出所述浮栅的表面,剩余的控制栅材料层作为所述控制栅,所述控制栅呈L型;以及,
刻蚀去除所述掩模层及所述掩模层正下方的浮栅材料层,剩余的浮栅材料层作为所述浮栅。
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