[发明专利]快速收敛高精度逐次渐进模数转换器数字校正电路及方法

说明书

本申请公开了快速收敛高精度逐次渐进模数转换器数字校正电路及方法，包括第一电容阵列单元，第二电容阵列单元，比较器单元和SAR控制逻辑模块，所述比较器单元的输出端分别连接有所述SAR控制逻辑模块和数字校准引擎，本发明通过对第一电容阵列单元按序执行bypass操作提取失配误差，通过算法获得权重系数从而实现校准目的。本发明可广泛应用于高精度的SAR和Pipelined SAR ADC，应用场景广泛，实用性高，校准速度快，模拟部分配置较为简单，不增加额外的系数，并且可以使用后台校准的算法，输入信号不相关，不依赖于输入信号。

技术领域

本发明涉及编码技术领域，尤其涉及高精度的模数转换器校正技术领域，具体涉及快速收敛高精度逐次渐进模数转换器数字校正电路及方法。

背景技术

高精度模数转换器(ADC)是众多控制、监控、传感、信号采集等应用中必不可少的关键元件。目前，高精度ADC的实现主要有两种电路架构，即过采样delta-sigma模数转换器和逐次渐进(SAR)(含流水线逐次渐进Pipelined-SAR)模数转换器。从原理上讲，Delta-Sigma ADC利用过采样技术(oversampling)和噪声整形(noise-shaping)技术，可以降低信号带宽内的电路噪声和量化噪声，然后带外噪声可通过后级数字抽取滤波器滤除。经过数字滤波器降采样后的窄带输出数据即可提供较高的信噪比(SNR)。另外，delta-sigma ADC可以利用过采样的特点，使用单比特或者较低比特数模转换器(DAC)，辅助以失配整形技术，能够实现较好的静态性能。比如，一些delta-sigma产品可以实现110dB的信噪比和接近24bit的静态线性度。但通常，该架构存在两个问题，一是因为过采样，其信号带宽相对于奈奎斯特ADC较小；二是因为数字抽取滤波器，其延迟略大。这两部分缺点导致该类型ADC无法满足一些低延迟和/或中高带宽的应用场景，另外，其内部积分器的记忆效应也导致该类型ADC不能多路复用。

针对以上问题，逐次渐进型ADC因为奈奎斯特的特点，使得该架构可以实现中高带宽，覆盖几百kS/s到几十MS/s的采样速度。不考虑输入缓冲器和参考基准的情况下，电荷重分配型SAR ADC主要由开关、电容、数字控制逻辑，动态比较器等构成。高度数字化的电路设计带来高能效、小面积、工艺缩放友好等优点，并且其信号处理通路有源放大器较少或者没有，避免了有源放大器因增益非线性和建立不完全引入高阶谐波。其权重的误差主要为一阶的电容失配误差，相对于其他高阶误差而言，数字校正难度有所降低。所以，较多的高精度产品，如16，18，20，22比特等性能的ADC也采用SAR/Pipelined SAR架构。该架构能够覆盖数百kS/s至数十MS/s的采样速度，这个区间是同样精度的过采样delta-sigma ADC较难达到的范围。

发明内容

本发明的目的是提供一种全新的快速收敛高精度逐次渐进模数转换器数字校正电路及方法，基于本发明的总体发明构思下，能够广泛应用于高精度的SAR和PipelinedSAR ADC。为了使得本领域普通技术人员充分的理解本发明，以及通过本发明所的实施所能获取的显著技术效果，申请人首先针对现有的替代方案进行简要阐述。

传统的SAR和Pipelined SAR ADC其精度主要受限于电容匹配的精度以及增益误差(Pipelined-SAR)，非校正情况下，一般有效精度在10至12比特以下。为了实现更高的精度和线性度，多个比特位权重需要通过数字校准算法进行修正，ADC的输出才能够准确地对应于模拟输入。技术上，高精度的SAR/Pipelined SAR ADC数字校正存在以下难点：1)校正的精度，一般的校正算法较难达到较高的SNDR和SFDR；2)校准算法的复杂度较高，功耗和面积较大；3)校准算法的收敛速度较慢；4)校准算法对输入信号的依赖性，一般而言输入端需要有较大扰动才能完成权重的迭代和收敛。

目前针对高精度SAR和Pipelined-SAR ADC主要存在数种校准方法。

第一种为出厂修调：