[发明专利]虚拟三路解耦预测和获取

说明书

公开了一种被配置为执行解耦预测和获取操作的统一队列，以及相关的设备、系统、方法和计算机可读介质。所述统一队列具有多个条目，其中每个条目被配置为存储与至少一个指令相关联的信息，并且其中所述信息包含标识符部分、预测信息部分和标记信息部分。所述统一队列被配置为响应于预测块更新每个条目的所述预测信息部分，以及响应于标记和TLB块更新每个条目的所述标记信息部分。所述预测信息可以被更新不止一次，并且所述统一队列被配置为在稍后的预测与较早的预测冲突的情况下采取校正动作。

优先权申请

本申请要求于2020年6月23日提交的名称为“虚拟三路解耦预测和获取(VIRTUAL3-WAY DECOUPLED PREDICTION AND FETCH)”的美国专利申请序列第16/909,352号的优先权，其全部内容通过引用并入本文。

技术领域

本公开的技术整体涉及指令预测和获取，并且具体地涉及处理器中的解耦预测和获取操作。

背景技术

准确的预取是处理器性能的一个重要方面，因为它允许处理器最小化缓存未命中。指令缓存未命中在性能方面可能代价相对较高，因为处理器必须停滞，直到从较长延迟的存储器层次结构中检索到指令。在较大的工作负载中(例如，在服务器或超大规模生态系统中)，缓存未命中可能相对常见，因为代码占用空间很大，并且在没有有效的预取器的情况下，处理器可能会在长时间段内停滞，这可能会对性能造成不可接受的损害。

预取的一种传统方法是将分支预测和预取与指令缓存紧密耦合，但在这样的设计中，每当分支预测器提供低延迟/低精度的不正确预测时，性能就会受到影响，稍后其必须使用更长延迟/更高精度的预测进行校正。由于预测不准确而预取的中间指令必须被刷新，并获取正确的指令，这会浪费处理器资源。

为了减轻与紧密耦合的预测和预取相关联的困难，另一种方法是将分支预测和指令获取彼此解耦。将分支预测和指令获取解耦允许使用更长的延迟、更高的带宽和更准确的分支预测器，并且可以如上所述屏蔽慢速预测和快速预测之间的延迟。然而，在这样的实施方式中，预取的标记和数据部分仍然是耦合的，因此缓存未命中仍然会导致停滞和不可接受的性能劣化。

进一步的方法可以将预取操作的标记和数据部分解耦。然而，这种进一步的解耦可能在解耦的操作之间引入额外的队列，可能增加处理器中控制流的总体复杂性，以及可能增加处理器前端所花费的周期数，这增加了指令流中出现错误预测的时间量。错误预测在指令流中持续的时间越长，沿着错误的程序路径前进所浪费的处理器周期就越多，这会带来性能和功耗成本。另外，错误预测可能仍然会导致总体性能和控制复杂性方面的巨大成本。因此，可以实现解耦设计的一些优点，与此同时减轻其缺点的预测和获取实施方式将是理想的。

发明内容

具体实施方式中公开的各方面包括被配置为执行解耦预测和获取操作的统一队列，以及相关设备、系统、方法和计算机可读介质。

就这一点而言，在一个方面，一种设备包括具有多个条目的统一队列，其中每个条目被配置为存储与至少一个指令相关联的信息。该信息包含标识符部分、预测信息部分和标记信息部分。统一队列被配置为响应于预测块更新每个条目的预测信息部分，以及响应于标记块更新每个条目的标记信息部分。

在另一方面，一种设备包括用于排队的构件，该用于排队的构件具有多个条目，其中每个条目被配置为存储与至少一个指令相关联的信息。该信息包含标识符部分、预测信息部分和标记信息部分。用于排队的构件被配置为响应于用于预测的构件来更新每个条目的预测信息部分。用于排队的构件还被配置为响应于用于提供标记信息的构件来更新每个条目的标记信息部分。

在又另一方面，一种方法包括在统一队列处接收与至少第一指令相关联的标识符，以及将该标识符存储在统一队列的第一条目中。该方法包括接收与第一指令相关联的第一预测并将第一预测存储在第一条目中。该方法还包括接收与第一指令相关联的第一标记和转换信息，以及将第一标记和转换信息存储在第一条目中。