[发明专利]三维NAND存储器及其制造方法

说明书

本公开内容提供了一种用于形成三维(3D)存储器器件的方法。该方法包括在衬底上形成交替电介质堆叠体，其中，交替电介质堆叠体包括多个电介质层对，每个电介质层对包括第一电介质层和与第一电介质层不同的第二电介质层。该方法还包括在交替电介质堆叠体中形成阶梯结构，以及在阶梯结构和交替电介质堆叠体上设置绝缘层。该方法还包括在绝缘层上形成嵌入式硬掩模，其中，嵌入式硬掩模包括两组或更多组图案，该两组或更多组图案被配置为形成依次制造的两组或更多组垂直结构。两组或更多组图案嵌入在3D存储器器件中。

技术领域

本公开内容总体上涉及半导体技术领域，并且更特别地，涉及一种三维NAND闪存存储器及其制造方法。

背景技术

随着存储器器件缩小到较小的管芯尺寸以降低制造成本并且增加存储密度，由于工艺技术限制和可靠性问题，平面存储器单元的缩放面临挑战。三维(3D)存储器架构可以解决平面存储器单元中的密度和性能限制。

在3D NAND闪存存储器中，多层存储器单元可以垂直堆叠，使得每单位面积的存储密度可以大大增加。可以大大增加垂直堆叠的层的数量以进一步增加存储容量。然而，高深宽比结构对于制造而言可能是非常具有挑战性的，例如，蚀刻穿过整个垂直堆叠的层以形成沟道孔、栅极线缝隙、字线(阶梯)触点、位线触点、虚设沟道孔等。另外，这些结构之间的精确对准是非常关键的。

发明内容

本公开内容描述了三维(3D)存储器器件及其形成方法的实施例。

本公开内容的一个方面提供了一种用于形成三维(3D)存储器器件的方法。该方法包括在衬底上形成交替电介质堆叠体，其中，交替电介质堆叠体包括多个电介质层对，每个电介质层对包括第一电介质层和与第一电介质层不同的第二电介质层。该方法还包括在交替电介质堆叠体中形成阶梯结构，以及在阶梯结构和交替电介质堆叠体上设置绝缘层。该方法还包括在绝缘层上形成嵌入式硬掩模，其中，嵌入式硬掩模包括多组图案，多组图案被配置为形成依次制造的多组垂直结构。两组或更多组图案嵌入在3D存储器器件中。

在一些实施例中，形成嵌入式硬掩模包括：在绝缘层上设置第一电介质材料；以及蚀刻第一电介质材料以形成两组或更多组图案。

在一些实施例中，该方法还包括：在嵌入式硬掩模上形成牺牲硬掩模，其中，牺牲硬掩模包括与第一电介质材料不同的第二电介质材料。

在一些实施例中，形成牺牲硬掩模包括：在嵌入式硬掩模上设置第二电介质材料；以及平面化第二电介质材料以形成用于牺牲硬掩模的平面表面。

在一些实施例中，形成两组或更多组垂直结构包括：依次蚀刻牺牲硬掩模以形成两组或更多组开口，其中，两组或更多组开口与嵌入式硬掩模中的两组或更多组图案对准，并且两组或更多组开口比两组或更多组图案宽。

在一些实施例中，形成两组或更多组垂直结构还包括：在绝缘层中形成两组或更多组垂直开口，其中：两组或更多组垂直开口垂直于衬底；并且两组或更多组垂直开口的临界尺寸由嵌入式硬掩模中的两组或更多组图案确定。

在一些实施例中，形成两组或更多组垂直结构还包括形成一组虚设沟道孔(DCH)，其包括：蚀刻牺牲硬掩模以形成第一组开口。第一组开口与嵌入式硬掩模中的两组或更多组图案中的第一组图案对准；并且牺牲硬掩模中的第一组开口比嵌入式硬掩模中的第一组图案宽。形成一组DCH还包括：通过蚀刻穿过衬底的一部分、绝缘层和阶梯结构在两组或更多组垂直开口中形成一组DCH开口。形成一组DCH还包括：在一组DCH开口内部设置绝缘材料。

在一些实施例中，形成一组DCH还包括：在牺牲硬掩模上设置DCH抗蚀剂掩模和DCH硬掩模；以及图案化DCH抗蚀剂掩模和DCH硬掩模以形成一组DCH开口。

在一些实施例中，DCH硬掩模包括在10nm到50nm之间的范围内的厚度。