[发明专利]高性能输入缓冲器和具有高性能输入缓冲器的存储设备

说明书

一种用于操作存储设备的方法包括：接收包括命令信号、地址信号和数据信号的输入；将命令信号或地址信号传送到低速缓冲器；以及将数据信号传送到高速缓冲器。

技术领域

本申请涉及半导体技术领域，并且具体地，涉及三维(3D)存储设备、输入缓冲器结构、以及配置输入缓冲器的方法。

背景技术

非与(NAND)存储器是非易失性类型的存储器，其不需要电力来保持存储的数据。消费电子产品、云计算和大数据的不断增长的需求带来了对更大容量和更好性能的NAND存储器的持续需求。随着常规的二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在起着重要的作用。3D NAND存储器在单个管芯上使用多个堆叠层，以实现更高的密度、更高的容量、更快的性能、更低的功耗和更高的成本效益。

随着NAND设备的输入/输出(I/O)速度增加，在空闲周期期间会消耗更多的静态功率。例如，当I/O速度较高时，总线空闲电流可能变大。在满足NAND设备的功耗要求的同时，加快I/O性能存在挑战。所公开的系统和方法旨在解决以上阐述的一个或多个问题以及其他问题。

发明内容

在本公开的一个方面中，一种用于操作存储设备的方法包括：经由输入/输出(I/O)部件来接收包括命令信号、地址信号和数据信号的输入；将命令信号或地址信号传送到低速缓冲器；以及将数据信号传送到高速缓冲器。

在本公开的另一方面中，一种存储设备包括：I/O部件，其用于接收包括命令信号、地址信号和数据信号的输入；低速缓冲器，其用于缓冲命令信号或地址信号；以及高速缓冲器，其用于缓冲数据信号。I/O部件适于将命令信号或地址信号传送到低速缓冲器，并将数据信号传送到高速缓冲器。

在本公开的另一方面中，一种用于操作存储设备的方法包括：接收包括命令信号、地址信号和数据信号的输入，启用低速缓冲器，执行命令周期以使用低速缓冲器缓冲命令信号或者执行地址周期以使用低速缓冲器缓冲地址信号，启用高速缓冲器，以及执行数据输入周期以使用高速缓冲器缓冲高速信号。

本领域技术人员可以根据本公开的说明书、权利要求书和附图来理解本公开的其他方面。

附图说明

图1示出根据本公开的各种实施例的示例性三维(3D)存储设备的截面图；

图2示出根据本公开的各种实施例的3D存储设备的框图；

图3示出根据本公开的各种实施例的高速路径和低速路径的框图；

图4示出根据本公开的各种实施例的命令周期的时序图；

图5示出根据本公开的各种实施例的地址周期的时序图；

图6示出根据本公开的各种实施例的数据输入周期的时序图；

图7示出根据本公开的各种实施例的缓冲器配置的框图；

图8示出根据本公开的各种实施例的地址周期和数据输入周期的时序图；

图9示出根据本公开的各种实施例的命令/地址周期和数据输入周期的时序图；

图10-图14均示出根据本公开的各种实施例的包括命令、地址和数据输入周期的时序图；并且

图15-图16示出了示意性流程图，其示出根据本公开的各方面的缓冲输入信号的方法。

具体实施方式

下面参考附图描述本公开的实施例中的技术方案。贯穿所有附图，将尽可能使用相同的附图标记指代相同或相似的部分。显然，所描述的实施例仅仅是本公开的一些实施例，而不是全部的实施例。各种实施例中的特征可以被交换和/或组合。本领域技术人员基于本公开的实施例、在不做出创造性劳动的情况下所获得的其他实施例都落在本公开的范围内。