[实用新型]一种基于FPGA Iserdes的频率计数装置有效
| 申请号： | 202123367515.X | 申请日： | 2021-12-29 |
| 公开（公告）号： | CN216747888U | 公开（公告）日： | 2022-06-14 |
| 发明（设计）人： | 蔡振越;杨毅 | 申请（专利权）人： | 福建利利普光电科技有限公司 |
| 主分类号： | G01R23/10 | 分类号： | G01R23/10 |
| 代理公司： | 福州君诚知识产权代理有限公司 35211 | 代理人： | 戴雨君 |
| 地址： | 363005 福*** | 国省代码： | 福建;35 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 fpga iserdes 频率 计数 装置 | ||
【权利要求书】：
1. 一种基于FPGA Iserdes的频率计数装置，其特征在于：其包括依次连接的放大整形电路、比较器、FPGA和CPU；被测信号连接放大整形电路 ；放大整形电路将被测信号放大整形后输出至比较器 ，比较器将模拟信号变成数字信号，比较器输出端与FPGA的输入端电性连接，FPGA的Iserdes将1路高频率的数据串并转换为多路低频率的数据，多路低频率数据并行输出至FPGA的频率计数单元 ，频率计数单元单独对8路数据进行频率计数，频率计数单元的输出端连接至CPU的输入端，CPU对频率计数进行汇总以显示输出。
2. 根据权利要求1所述的一种基于FPGA Iserdes的频率计数装置，其特征在于：CPU的输出端连接有显示电路，显示电路进行频率的显示展示。
3. 根据权利要求1所述的一种基于FPGA Iserdes的频率计数装置，其特征在于：Iserdes 的模式采用SDR模式。
4. 根据权利要求1所述的一种基于FPGA Iserdes的频率计数装置，其特征在于：Iserdes数据的位宽设置为8bit。
5. 根据权利要求1所述的一种基于FPGA Iserdes的频率计数装置，其特征在于：Iserdes的时钟设置为系统时钟125M。
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