[实用新型]多芯片封装结构

说明书

本实用新型提供了一种多芯片封装结构，所述多芯片封装结构包括ASIC芯片、陀螺仪芯片和加速度计芯片，所述陀螺仪芯片和所述加速度计芯片分别层叠地设置在所述ASIC芯片上方，所述ASIC芯片的面积不足以使其能够同时包所述陀螺仪芯片和所述加速度计芯片；所述ASIC芯片包所述加速度计芯片；所述陀螺仪芯片与所述ASIC芯片间设置有间隔层。

技术领域

本实用新型涉及MEMS器件封装，具体涉及一种具有ASIC芯片、陀螺仪芯片和加速度计芯片的多芯片封装结构。

背景技术

六轴MEMS惯性传感器通常包括ASIC(Application Specific IntegratedCircuit，专用集成电路)芯片、陀螺仪芯片和加速度计芯片，其中ASIC芯片所占的平面面积一般都会大于陀螺仪芯片和加速度计芯片，在将三者进行多芯片封装时，会采用将ASIC芯片置于底部，并将陀螺仪芯片和加速度计芯片分别层叠在ASIC芯片的上方。

在采用上述多芯片封装结构的产品中，广泛存在ASIC芯片的面积不足以使在其上方的陀螺仪芯片和加速度计芯片，均能够被布置在ASIC芯片的平面面积范围内，即从平面布局上陀螺仪芯片和加速度计芯片至少有一个会延伸到ASIC芯片外，从而在现有产品中，针对陀螺仪芯片和加速度计芯片在ASIC芯片上的布局方式多种多样。针对因不同布局而导致的，在SMT(Surface Mounted Technology)贴片后某些测试结果超规范，如单轴测试数据偏移等，原因尚不明确。因此本领域技术人员所致力于改进或规范化上述多芯片封装结构的布局，以尽可能减少甚至消除因布局引起的器件失效。

实用新型内容

有鉴于上述技术问题，本实用新型提供了一种多芯片封装结构，包括ASIC芯片、陀螺仪芯片和加速度计芯片，所述陀螺仪芯片和所述加速度计芯片分别层叠地设置在所述ASIC芯片上方，所述ASIC芯片的面积不足以使其能够同时包所述陀螺仪芯片和所述加速度计芯片；所述ASIC芯片包所述加速度计芯片；所述陀螺仪芯片与所述ASIC芯片间设置有间隔层。

进一步地，所述间隔层采用晶圆片。

进一步地，所述加速度计芯片一侧边缘与所述ASIC芯片一侧边缘重合。

进一步地，所述陀螺仪芯片的第一侧边缘延伸到所述ASIC芯片外，所述间隔层的第一侧边缘也延伸到所述ASIC芯片外，从而使延伸出的部分陀螺仪芯片得以通过所述间隔层提供支撑。

进一步地，所述陀螺仪芯片的第一侧边缘与所述间隔层的第一侧边缘重合。

进一步地，所述陀螺仪芯片的第二侧边缘延伸到所述间隔层外形成悬空部分，所述ASIC芯片的部分引脚设置在所述悬空部分的下方。

进一步地，所述陀螺仪芯片和所述间隔层的交叠面积不小于所述陀螺仪芯片面积的75％。

进一步地，所述间隔层和所述陀螺仪芯片的交叠面积不小于所述间隔层面积的95％。

进一步地，所述陀螺仪芯片包所述间隔层。

进一步地，所述加速度计芯片的引脚与所述陀螺仪芯片的引脚同向对齐排布。

本实用新型的多芯片封装结构在能够保证封装工艺正常实施的前提下，对于现有芯片在SMT贴片后会发生器件失效的情况，针对多芯片的布局进行设置和规范化，从而可有效地改善和减少上述的SMT贴片后的器件失效。

以下将结合附图对本实用新型的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本实用新型的目的、特征和效果。

附图说明

图1是本实用新型中用于解释“图形A包图形B”的结构示意图；

图2是本实用新型中用于解释“图形A与图形B交叠”的结构示意图；