[实用新型]基于双SiP系统的异构、多缓存高性能数字信号处理器

说明书

本实用新型公开了一种基于双SiP系统的异构、多缓存高性能数字信号处理器，包括一片DSP裸芯、一片FPGA裸芯、多片Flash裸芯、多片DDR模组、多片电源芯片和若干阻容器件，所有裸芯、DDR模组、成品芯片以及若干阻容分立器件通过SiP技术封装为一体并封装于一个处理器基体上，布置于处理器基体的左右两侧器件外扩至处理器基体的边缘，散热盖在处理器基体的左右两侧为通体式结构。优点，本实用新型的数字信号处理器，采用通用计算、计算加速、高速访存一体化集成架构，处理能力强，存储容量大，接口类型丰富，有效节约信号处理板卡的面积，降低板卡设计难度，提升板卡整体性能。

技术领域

本实用新型涉及数字信号处理与控制芯片技术领域，具体为一种基于双SiP 系统的异构、多缓存高性能数字信号处理器。

背景技术

雷达、探测侦察、电子战、数据链、导航等装备的信号处理系统大都采用超大规模现场可编程器件(FPGA)、处理器(DSP或CPU)、大容量存储器等高性能数字芯片构建。随着雷达装备迅速向短、轻、小、薄和高可靠、高性能、高带宽的方向发展，数字信号处理阵列化、综合化、小型化、模块化的需求越来越迫切。因此，迫切必要对采用多芯片组件技术，通过把高性能DSP、大规模 FPGA、大容量存储器等IC集成在高密度多层互联基板上，构成功能丰富、性能可靠的电子组件，在实现高速访存功能、高效高密度综合化阵列集成的同时，降低异构高性能处理系统设计的复杂度，可推广至多种通用处理平台。

目前，基于FPGA+DSP架构的SiP数字信号处理器主要存在以下问题：

诸如申请号：202010503853.2，发明名称为，一种基于TMS320C6748的信号处理模块，所述的类似SiP芯片采用小规模的DSP或FPGA实现一体化封装，处理能力一般。

诸如专利号：CN201620441192.4，发明名称为，一种高性能小型化高度表信号处理与控制SiP模块，所述的类似SiP芯片采用堆叠架构方式减少面积，但堆叠架构需采用在FC倒装工艺基础上，增加引线键合或TSV工艺的方式实现上层芯片和基板的互联，上下互联信号数量受限，封装工艺复杂，生产成本高，且DSP和FPGA的上下堆叠结构对底部处理器件散热提出了较高要求；

诸如申请号：201811487484.1，发明名称为，一种基于SiP的高集成高性能数字信号处理器及其封装结构，采用正反双腔体陶瓷封装实现SiP器件大小、工艺成熟度、生产成本和互联性能的兼顾设计，但反面腔体焊球和器件的混合设计减少了对外引出的信号数量，增加了回流焊接次数，且对背面器件厚度要求严格，信号四周分布的格局不利于电源完整性设计。

目前类似SiP芯片受限于体积大小和裸芯接口影响，SiP内部的DSP均只内置一组DDR缓存，FPGA均未设计DDR内存，存储器均采用裸芯平铺方式，占用基板面积较大。

因此，亟需一种基于SiP技术的异构、多缓存高性能信号处理器，采用通用计算、计算加速、高速访存一体化集成架构，处理能力强，存储容量大，接口类型丰富，有效节约信号处理板卡的面积，降低板卡设计难度，提升板卡整体性能。

实用新型内容

本实用新型提出一种基于双SiP系统的异构、多缓存高性能数字信号处理器，采取的技术方案如下：

一种基于双SiP系统的异构、多缓存高性能数字信号处理器，包括一片 DSP裸芯、一片FPGA裸芯、多片Flash裸芯、多片DDR模组、多片电源芯片和若干阻容器件，所有裸芯、DDR模组、成品芯片以及若干阻容分立器件通过SiP 技术封装为一体并封装于一个处理器基体上，布置于处理器基体的左右两侧器件外扩至处理器基体的边缘，散热盖在处理器基体的左右两侧为通体式结构；

DSP裸芯的EMIF接口与一片Flash裸芯连接，用于引导程序、操作系统镜像和应用程序存储，相关信号在内部还用与FPGA裸芯互联，用于DSP裸芯的上电启动参数配置；DSP裸芯的EMIF接口还引出至处理器外部，用户复用为 LocalBus总线和Nand Flash接口；