[实用新型]一种双晶内存模组

权利要求书

1.一种双晶内存模组，用于连接CPU；其特征在于，所述内存模组包括：内存芯片模块、使能单元和电路板，所述内存芯片模块和使能单元均连接在电路板上；

所述内存芯片模块为八个或十六个内存芯片单元，所述内存芯片单元包括第一内存芯片和第二内存芯片，所述第一内存芯片和所述第二内存芯片为不良缺陷地址的内存芯片，所述第一内存芯片和所述第二内存芯片均设有上层晶圆和下层晶圆，且其中一个内存芯片为上层晶圆不良，另一个内存芯片为下层晶圆不良；所述第一内存芯片和所述第二内存芯片均设有CKE_0端子、ODT0端子、C0/CKE1端子和C2/ODT1端子，所述第一内存芯片的CKE_0端子连接所述第二内存芯片的C0/CKE1端子，所述第一内存芯片的ODT0端子连接所述第二内存芯片C2/ODT1端子，所述第一内存芯片的C0/CKE1端子连接所述第二内存芯片的CKE_0端子，所述第一内存芯片的C2/ODT1端子连接所述第二内存芯片ODT0端子；

所述使能单元包括使能电路，所述使能电路具有六个输入端，所述使能电路的第一输入端连接电路板上的电源的正极，所述使能电路的第二输入端连接电路板上的电源的负极，所述使能电路的第三输入端连接CPU处理器输出的CKE_0信号端子，所述使能电路的第四输入端连接CPU处理器输出的ODT0信号端子，所述使能电路的第五输入端连接CPU处理器输出的C0/CKE1信号端子，所述使能电路的第六输入端连接CPU处理器输出的C2/ODT1信号端子；所述使能电路具有四个输出端，所述使能电路的第一输出端并联连接所述第一内存芯片的CKE_0端子和第二内存芯片的C0/CKE1端子，所述使能电路的第二输出端并联连接所述第一内存芯片的ODT0端子和第二内存芯片的C2/ODT1端子，所述使能电路的第三输出端并联连接所述第一内存芯片的C0/CKE1端子和第二内存芯片的CKE_0端子，所述使能电路的第四输出端并联连接所述第一内存芯片的C2/ODT1端子和第二内存芯片的ODT0端子。

2.根据权利要求1所述的一种双晶内存模组，其特征在于，所述第一内存芯片为下层晶圆不良的内存芯片，所述第二内存芯片为上层晶圆不良的内存芯片，所述使能电路包括电阻R1、电阻R2、电阻R3、电阻R4、三极管Q1、三极管Q2、三极管Q3、三极管Q4、二极管D3和二极管D4，所述电阻R1的一端连接CPU处理器的CKE_0信号端子，所述电阻R1的另一端并联连接所述三极管Q1的集电极、第一内存芯片的CKE_0端子和第二内存芯片的C0/CKE1端子，所述三极管Q1的发射极连接电源的负极，所述三极管Q1的基极为断开状态；所述电阻R2的一端连接CPU处理器的ODT0信号端子，所述电阻R2的另一端并联连接所述三极管Q2的集电极、第一内存芯片的ODT0端子和第二内存芯片的C2/ODT1端子，所述三极管Q2的发射极连接电源的负极，所述三极管Q2的基极为断开状态；所述电阻R3的一端连接CPU处理器的C0/CKE1信号端子，所述电阻R3的另一端并联连接所述三极管Q3的集电极、第一内存芯片的C0/CKE1端子和第二内存芯片的CKE_0端子，所述三极管Q3的发射极连接电源的负极，所述二极管D3的正极连接电源的正极，所述二极管D3的负极连接所述三极管Q3的基极；所述电阻R4的一端连接CPU处理器的C2/ODT1信号端子，所述电阻R4的另一端并联连接所述三极管Q4的集电极、第一内存芯片的C2/ODT1端子和第二内存芯片的ODT0端子，所述三极管Q4的发射极连接电源的负极，所述二极管D4的正极连接电源的正极，所述二极管D4的负极连接所述三极管Q4的基极。