[实用新型]基于时钟计时器驯服锁频环系统

说明书

本实用新型公开了一种基于时钟计时器驯服锁频环系统，包括时钟选择开关，时钟选择控制器，内、外时钟驱动的计时器，CPU处理器，DAC转化器，待驯服的压控晶振器，可编程时钟产生器，时钟输入器；时钟选择开关将时钟信号分别输入至时钟选择控制器和外时钟驱动的计时器，该外时钟驱动的计时器将时钟信号输入至该CPU处理器，CPU处理器通过DAC转化器控制待驯服的压控晶振器；待驯服的压控晶振器通过可编程时钟产生器将时钟信号输入至时钟输入器，时钟输入器对内时钟驱动的计时器提供时钟驱动信号，CPU处理器控制可编程时钟产生器。本实用新型在于提供一种成本低，灵活性强，可靠性高，结构简单的一种基于时钟计时器驯服锁频环系统。

技术领域

本实用新型涉及电子技术领域，尤其涉及一种基于时钟计时器驯服锁频环系统。

背景技术

目前，很多电子系统需要精准频率的时钟信号。这类电子系统包括精密测试仪器，通信设备，导航，航空和军用设备等等。

这类精准频率的时钟信号均来自于一压控晶振(VCO,Voltage ControlledOscillator)。这些压控晶振的形式可能是温控晶振(OCXO,Oven Controlled CrystalOscillator)，也可能是温度补偿的晶振(TCXO, Temperature Compensated CrystalOscillator)。这些晶振，不管其短期稳定性多么好，都会有长期老化和频率偏移问题。这种频率偏移是无法逆转的材料物理特性。对于频率工作范围广，或者工作条件差(高温，低温)的情况下，这种频率偏移现象会更加严重，影响了电子系统的正常工作。

能提供高频率，可调频率工作范围广的精准频率晶振是非常贵重。难于用于商业产品。

但我们知道，北斗，GPS等全球定位系统的时钟信号是原子钟产生的，非常精准和稳定。另外，固定低频率(10MHz信号)精准和稳定信号源也是比较容易得到的。这两者都是非常好的参照频率标准。

实际上，任何需要精准频率信号的电子系统都必须含有一个时钟“驯服”机制(clock disciplining mechanism)。这一驯服机制包括一个相位跟踪环 (phase trackingloop)，该跟踪环不断检测本地VCO输出信号和外部输入参照信号之间的相位差。

该相位差信息调制一脉冲信号的宽度，这个宽度不一的脉冲信号进入一滤波器，该滤波器的输出是控制VCO的电压信号。这一控制环路的目的是使得两个时钟信号的相位差为不随时间变化的常数。

如果采取数字实现，两个时钟上沿或下沿之间的时差将被一个高速计数器测量，这一高速计数器本身可能实现在一FPGA内。计数器的结果输出给一微控制器。微控器通过观察计数器结果随时间变化的斜率，算出电压纠正值，通过一模数转换器输出一新的VCO控制电压。

以上驯服机制其实就是一个锁频环(Frequency-Lock-Loop,FLL)。该外部输入的参照信号可以是精准信号源产生的10MHz信号，也可以是北斗， GPS等全球定位系统接收器产生的秒脉冲(1PPS,pulse per second)。

设计以上时钟信号驯服系统是一个重要而又晦涩的“冷门”行业。这一行业历史沿袭下来的设计知识和理念是初来乍到的“外行”人很难快速掌握的。并且增加了硬件系统的成本和复杂性。