[实用新型]一种12位差分SAR ADC

说明书

本实用新型公开了一种12位差分SAR ADC，涉及模拟数字转换器领域，包括同步时序发生器以及依次相连的采样保持电路、新型电容DAC阵列、动态锁存比较器、SAR控制逻辑电路，SAR控制逻辑电路的控制端连接新型电容DAC阵列的MOS开关，用于切换开关状态，同步时序发生器用于给采样保持电路、动态锁存比较器和SAR控制逻辑电路提供时钟信号；在新型电容DAC阵列中，两个最低位电容采用dummy电容，且固定一个dummy电容连接共模电平，减少了该阵列的总电容，从而降低了整体版图面积，有效减少了由于共模点波动而产生的误差，提升了SAR ADC的精度。

技术领域

本实用新型涉及模拟数字转换器领域，尤其是一种12位差分SAR ADC。

背景技术

近年来，随着可穿戴式智能设备的飞速发展，越来越高的电子元器件密度和受到制约的电池体积对芯片的功耗控制要求越来越高。ADC作为采集模拟信号并转换为数字信号的关键模块，被广泛集成于可穿戴式智能产品的SoC内部，如何降低ADC芯片的功耗、节约ADC芯片的面积成为设计过程中非常重要的考虑因素。ADC根据转换方式的不同可分为四个类型：全并行型(Flash)ADC、流水线型(Pipeline)ADC、过采样型(Σ-△)ADC、逐次逼近型(SAR)ADC，这几种ADC分别有其各自的优缺点以及应用场景，在众多的ADC架构中，SAR ADC结构简单，芯片面积小，具有良好的数字工艺兼容性，因此越来越受到低功耗ADC设计者的青睐，本文基于SAR ADC架构，通过优化设计其内部核心模块，从而进一步降低芯片的功耗并可大大降低芯片版图面积。

实用新型内容

本发明人针对上述问题及技术需求，提出了一种12位差分SAR ADC，本实用新型的技术方案如下：

一种12位差分SAR ADC，包括同步时序发生器以及依次相连的采样保持电路、新型电容DAC阵列、动态锁存比较器、SAR控制逻辑电路，同步时序发生器用于给采样保持电路、动态锁存比较器和SAR控制逻辑电路提供时钟信号，采样保持电路的输入端接入差分模拟输入信号，SAR控制逻辑电路的控制端连接新型电容DAC阵列的MOS开关，用于切换开关状态实现电荷再分配，SAR控制逻辑电路的输出端输出转换后的数字信号。

其进一步的技术方案为，新型电容DAC阵列包括二十二个电容和对应的MOS开关，分为上下两列设置，每列电容的容值按照C、C、2C、4C……、512C顺序排列，两列电容的上极板经采样保持电路分别接入差分模拟输入信号，且还分别连接动态锁存比较器的两个输入端，令距离动态锁存比较器的反相输入端最远的电容作为第一低位电容，距离动态锁存比较器的同相输入端最远的电容作为第二低位电容，第一低位电容和第二低位电容均采用dummy电容，第一低位电容的下极板固定连接共模电平，其余电容的下极板对应连接MOS开关的共端，MOS开关的其余三个选择端分别对应连接参考电平、共模电平和地端，除了第一低位电容，其余电容经SAR控制逻辑电路的控制在三种不同的电平之间切换。

其进一步的技术方案为，采样保持电路用于采集时域连续的差分模拟输入信号并转换为时域离散的差分模拟输出信号，包括自举电容、多个NMOS管和多个PMOS管；时钟信号分别接入由NMOS管和PMOS管组成的反相器后输出反相时钟信号，第一反相时钟信号连接第三NMOS管的栅极，第三NMOS管的源极接地，漏极分别连接自举电容的下极板、第四NMOS管和第七NMOS管的源极，自举电容的上极板分别连接第三PMOS管的漏极和第四PMOS管的源极，第三PMOS管的源极和第五NMOS管的栅极连接电源，第四PMOS管的漏极与第五NMOS管的漏极相连，且相连端还分别连接第三PMOS管和第四NMOS管的栅极，第四PMOS管的栅极与第四NMOS管的漏极相连，且相连端还连接第二反相时钟信号，第五NMOS管的源极连接第六NMOS管的漏极，第六NMOS管的栅极连接第一反相时钟信号或第二反相时钟信号、源极接地，第七NMOS管和第八NMOS管的栅极均连接第四NMOS管的栅极，第七NMOS管的漏极和第八NMOS管的源极作为采样保持电路的输入端接入差分模拟输入信号，第八NMOS管的漏极作为采样保持电路的输出端连接新型电容DAC阵列，输出差分模拟输出信号。