[实用新型]用于USI-T信号波形配置电路

说明书

本实用新型涉及一种用于USI‑T信号波形配置电路，包括FPGA、正负压模块、运放比较器，所述运放比较器包括运放OPA模块，所述FPGA的输出端连接电阻R415，所述电阻R415连接OPA模块的IN+端，所述OPA模块的IN‑端连接电阻R412和R414，所述R412和R414连接SYS，所述OPA模块的OUT端连接R416、R418和电容C161，并通过R416输出信号CLK_OUT。本实用新型用于USI‑T信号波形配置电路通过选用高输入输出范围、高压摆率、轨对轨运算放大器，结合运放特性与目标信号特性，输入运放正负极供电采用可配电源，输入信号源使用FPGA输出配置IO。

技术领域

本实用新型涉及高速信号波形输出电路领域，具体涉及一种用于USI-T信号波形配置电路。

背景技术

目前在电子类产品点灯USI-T机种时，点灯信号需要多路CLK信号，该信号波形峰峰值较高，对信号频率要求高，频率需在1MHz以上。传统方案中一般采用DA+运放放大+三极管对管放大的方案。

但是，该方案静/动态功耗大，频率不能满足1MHz要求，虽然在功率上有优势，不过该模式DA配置元器件体积较大、成本高。同时厂商一般针对该信号会有专用IC，专用IC没有购买渠道，开发难度大，周期长。

实用新型内容

本实用新型的目的在于提供一种用于USI-T信号波形配置电路，用以解决现有技术中的DA+运放放大+三极管对管放大的方案功耗大、频率低及成本高的问题。

本实用新型提供了一种用于USI-T信号波形配置电路，包括FPGA、正负压模块、运放比较器，所述运放比较器连接FPGA和正负压模块；

所述运放比较器包括运放OPA模块，所述FPGA的输出端连接电阻R415，所述电阻R415连接OPA模块的IN+端，所述FPGA输出FPGA_CLK方波至OPA模块，所述OPA模块的IN-端连接电阻R412和R414，所述R412和R414连接SYS，所述OPA模块的OUT端连接R416、R418和电容C161，并通过R416输出信号CLK_OUT；

所述正负压模块包括BUCK+和BUCK-,所述BUCK+和BUCK-均连接运放比较器。

进一步的，所述OPA模块的V+端连接R410和电容C158、C159，所述R410连接BUCK+的输出端，电容C158和C159接地。

进一步的，所述OPA模块的V-端连接R417和C160，所述R417连接BUCK-，所述C160接地。

进一步的，所述OPA模块连接R413，电阻R413接地。

进一步的，所述OPA模块连接R411，电阻R411连接SYS。

进一步的，所述运放比较器还包括C162，C162一端接地，另一端连接IN+。

采用上述本实用新型技术方案的有益效果是：

本实用新型用于USI-T信号波形配置电路通过选用高输入输出范围、高压摆率、轨对轨运算放大器，结合运放特性与目标信号特性，输入运放正负极供电采用可配电源，输入信号源使用FPGA输出配置IO；

输出波形正负压可配，最大电压可达±50V，波形峰值在±5～±50内可配；

信号速率占空比可配，0-50MHz内波形无失真；

静态功耗低，未工作时候工作电流在mA以下；

同时每路只需要一个FPGA的IO，电源的DA配置也只要一组IC。

附图说明

图1为本实用新型用于USI-T信号波形配置电路结构示意图；

图2为本实用新型用于USI-T信号波形配置电路具体连接图。