[实用新型]一种基于异步FIFO芯片的处理电路

权利要求书

1.一种基于异步FIFO芯片的处理电路，其特征在于，包括有读操作同步单元(1)、有效帧数计算单元(2)、读写地址产生单元(3)和随机存储器RAM(4)；

所述读操作同步单元(1)连接至所述有效帧数计算单元(2)，所述有效帧数计算单元(2)连接至所述读写地址产生单元(3)，所述读写地址产生单元(3)连接至所述随机存储器RAM(4)；

所述读操作同步单元(1)用于监视外部总线的读操作；

所述有效帧数计算单元(2)用于计算有效帧数；

所述读写地址产生单元(3)用于产生读写的地址并将数据写入所述随机存储器RAM(4)；

所述随机存储器RAM(4)用于储存数据。

2.根据权利要求1所述的基于异步FIFO芯片的处理电路，其特征在于，所述FIFO芯片包括有写时钟模块(5)和读时钟模块(6)；

所述写时钟模块(5)分别与所述读操作同步单元(1)、有效帧数计算单元(2)、读写地址产生单元(3)和随机存储器RAM(4)连接；

所述读时钟模块(6)分别与所述读写地址产生单元(3)和随机存储器RAM(4)连接。

3.根据权利要求2所述的基于异步FIFO芯片的处理电路，其特征在于，所述写时钟模块(5)为所述FIFO芯片的系统时钟，所述读时钟模块(6)为I2C接口或SPI接口的时钟。

4.根据权利要求1所述的基于异步FIFO芯片的处理电路，其特征在于，所述随机存储器RAM(4)包括读地址端、读数据端、写地址端和写数据端；

所述读地址端、写地址端和写数据端分别连接至所述读写地址产生单元(3)，所述读数据端用于连接外部数据读取接口；

所述读地址端用于所述读写地址产生单元(3)读取所述随机存储器RAM(4)的地址；所述写地址端用于所述读写地址产生单元(3)在所述随机存储器RAM(4)中写入地址；所述写数据端用于所述读写地址产生单元(3)在所述随机存储器RAM(4)中写入数据。

5.根据权利要求1所述的基于异步FIFO芯片的处理电路，其特征在于，还包括分别连接至所述读写地址产生单元(3)和随机存储器RAM(4)的模式转换单元(7)，所述FIFO芯片的工作模式包括FIFO模式、Stream模式和Bypass模式，所述模式转换单元(7)用于控制所述FIFO模式、Stream模式和Bypass模式之间相互转换。