[实用新型]应用于多路选择器的选择装置、多路选择器、处理器、片上网络系统及并行计算系统

说明书

本申请实施例提供一种应用于多路选择器的选择装置、多路选择器、处理器、片上网络系统及并行计算系统。所述多路选择器用于接入m个使能信号EN[m‑1:0]，以及n路数据D₀‑D_n‑1,其中，m个使能信号用于指示n路数据的选通状态，m和n为大于1的正整数；所述选择装置包括与n路数据一一对应的n个选择单元，其中，第j个选择单元的输入端接入第j路数据D_j‑1，第j个选择单元的控制端用于接入控制信号SEL[j‑1],控制信号用于控制选择单元处于选通状态，其中，j＝[1，n]，且j为整数，控制信号SEL[j‑1]根据选通优先级高于以及等于D_j‑1的数据对应的使能信号生成；n个所述选择单元的输出端与所述选择装置的输出级连接。

技术领域

本申请涉及电子电路技术领域，尤其涉及一种应用于多路选择器的选择装置、多路选择器、处理器、片上网络系统及并行计算系统。

背景技术

多路选择器，又称数据选择器，在多路数据的传输过程中，通过多路选择器可以将任意一路数据选择出来。

现有的多路选择器通常集成在FPGA器件中，用户使用带优先级的多路选择器时，需要通过代码描述出多路选择器的结构，完成参数化设计，FPGA可以基于查找表LUT根据参数化设计形成级联结构，通过查找表LUT 等判断各路信号的优先级，来实现带优先级的多路选择器。

然而，上述方式实现的带优先级的多路选择器，通过级联的多个查找表LUT实现优先级的选择，电路结构较为复杂，容易出现逻辑混乱的情况。

实用新型内容

本申请的实施例提供了一种应用于多路选择器的选择装置、多路选择器、处理器、片上网络系统及并行计算系统，以克服上述至少部分问题。

第一方面，为达到上述目的，本申请的实施例提供了一种应用于多路选择器的选择装置，所述多路选择器用于接入m个使能信号 EN[m-1:0]，以及n路数据D₀-D_n-1，其中，m个使能信号用于指示n路数据的选通状态，m和n为大于1的正整数；所述选择装置包括与n路数据一一对应的n个选择单元，其中，第j个选择单元的输入端接入第j 路数据D_j-1，第j个选择单元的控制端用于接入控制信号SEL[j-1],控制信号用于控制选择单元处于选通状态，其中，j＝[1，n]，且j为整数，控制信号SEL[j-1]根据选通优先级高于以及等于SEL_j-1的数据对应的使能信号生成；n个所述选择单元的输出端与所述选择装置的输出级连接。

可选地，本申请任意实施例中，n个所述选择单元的输出端并联以实现线与逻辑,n个并联的所述选择单元的输出端与所述选择装置的输出级连接，以将线与结果作为所述多路选择器的输出。

可选地，本申请任意实施例中，所述选择单元包括：三态门，所述控制信号用于控制所述三态门处于高阻态，以使得选择单元处于不选通状态，或者，所述控制信号用于控制所述三态门处于非高阻态，以使得选择单元处于选通状态；

可选地，本申请任意实施例中，所述选择单元包括：传输门，所述控制信号用于控制所述传输门断开，以使得选择单元处于不选通状态，或者，所述控制信号用于控制所述传输门导通，以使得选择单元处于选通状态。

可选地，本申请任意实施例中，所述选择装置的输出级为CMOS反向器。

第二方面，为达到上述目的，本申请的实施例提供了一种多路选择器，包括如上所述的选择装置。

可选地，本申请任意实施例中，所述n路数据中的每路数据被划分为至少两路子数据，以获得至少两个子数据组；则所选择装置的数量为至少两个，每一组子数据组输入至一个选择装置中，至少两个选择装置共用一组所述控制信号。