[实用新型]应用于多路选择器的控制器、多路选择器、处理器、片上网络系统及并行计算系统

说明书

本申请实施例提供一种应用于多路选择器的控制器及、多路选择器、处理器、片上网络系统及并行计算系统。所述多路选择器用于接入m个使能信号EN[m‑1:0]，以及n路数据D₀‑D_n‑1,其中，m个使能信号用于指示n路数据的选通状态，m和n为大于1的正整数；所述控制器包括与n路数据一一对应的n个逻辑门电路组；与第i路数据D_i‑1对应的逻辑门电路组，用于接入选通优先级高于以及等于D_i‑1的数据对应的使能信号，并输出用于控制D_i‑1的选通状态的控制信号SEL[i‑1]，i＝[1，n]，i为整数。

技术领域

本申请涉及电子电路技术领域，尤其涉及一种应用于多路选择器的控制器及、多路选择器、处理器、片上网络系统及并行计算系统。

背景技术

多路选择器，又称数据选择器，在多路数据的传输过程中，通过多路选择器可以将任意一路数据选择出来。

现有的多路选择器通常集成在FPGA器件中，用户使用带优先级的多路选择器时，需要通过代码描述出多路选择器的结构，完成参数化设计，FPGA可以基于查找表LUT根据参数化设计形成级联结构，通过查找表LUT 等判断各路信号的优先级，来实现带优先级的多路选择器。

然而，上述方式实现的带优先级的多路选择器，通过级联的多个查找表LUT实现优先级的选择，电路结构较为复杂，容易出现逻辑混乱的情况。

实用新型内容

本申请的实施例提供了一种应用于多路选择器的控制器及、多路选择器、处理器、片上网络系统及并行计算系统，以克服上述至少部分问题。

第一方面，为达到上述目的，本申请的实施例提供了一种应用于多路选择器的控制器，

所述多路选择器用于接入m个使能信号EN[m-1:0]，以及n路数据 D₀-D_n-1，其中，m个使能信号用于指示n路数据的选通状态，m和n为大于1的正整数；

所述控制器包括与n路数据一一对应的n个逻辑门电路组；

与第i路数据D_i-1对应的逻辑门电路组，用于接入选通优先级高于以及等于D_i-1的数据对应的使能信号，并输出用于控制D_i-1的选通状态的控制信号SEL[i-1]，i＝[1，n]，i为整数。

可选地，本申请任意实施例中，i大于1小于n时，与第i路数据D_i-1对应的逻辑门电路组包括：反相器、与逻辑门电路；

与第i路数据D_i-1对应的逻辑门电路组，通过所述反相器接入优先级高于第i路数据D_i-1的数据对应的使能信号；以及，通过与逻辑门电路将第i路数据D_i-1对应的使能信号与所述反相器的输出进行“与”逻辑计算，输出用于控制第i路数据D_i-1的选通状态的控制信号SEL[i-1]。

可选地，本申请任意实施例中，i等于1且第1路数据D₀的选通优先级最高时，与D₀对应的逻辑门电路组包括：缓冲器，用于接入D₀对应的使能信号，并输出用于控制D₀的选通状态的控制信号SEL[0]。

可选地，本申请任意实施例中，i等于n且第n路数据D_n-1的选通优先级最低时，与D_n-1对应的逻辑门电路组包括：反相器、与逻辑门电路；与D_n-1对应的逻辑门电路组，通过所述反相器接入优先级高于D_n-1的其他路数据对应的使能信号；以及，通过与逻辑门电路将所述反相器的输出进行“与”逻辑计算，输出用于控制D_n-1的选通状态的控制信号 SEL[n-1:0]。