[实用新型]ZQ引脚的系统级封装

说明书

本实用新型公开了一种ZQ引脚的系统级封装，包括CPU和若干个DDRSDRAM，所述CPU及若干个所述DDR SDRAM的ZQ信号通过一个ZQ校准引脚连接。根据本实用新型的ZQ引脚的系统级封装，只需一个ZQ校准引脚和一个外接的ZQ校准电阻，便能实现对多个元器件进行ZQ校准的目的，使得整个封装呈现小型化、节省了引脚的资源、降低了设计成本；并且由于只需要用到一个外接的ZQ校准电阻，所以能够降低PCB的设计成本和设计难度。

技术领域

本实用新型涉及芯片封装技术领域，尤其是涉及一种ZQ引脚的系统级封装。

背景技术

随着电子产品往更小更轻薄的方向发展，以及封装技术的发展进步，芯片的封装也逐渐转向了系统级封装(System in Package，SiP)。系统级封装，就是指在一个封装内，把电子系统需要的多个关键元器件在晶圆层面进行合封，把多个晶圆放在同一个基板或者框架内，通过内部打线以及基板走线互联，一方面可以大幅减少终端产品电路板的元器件和互连线，从而减小终端产品电路板的面积与设计复杂度；另一方面，通过封装内互联，也能够更好保证多个元器件之间互联的可靠性以及性能，例如将CPU+DDR SDRAM进行系统级封装，就不需要考虑两者之间的高速互连线，保证两者之间的高速通信稳定性。

在电子系统中，作为计算中心的CPU，以及作为数据交换缓冲用的DDR SDRAM(双倍速率同步动态随机存储器)，两者基本是必不可少的，所以一种最常见的系统级封装就是把CPU和DDR SDRAM进行合封。根据JEDEC(Joint Electron Device Engineering Council，电子器件工程联合委员会)协议标准，为了保证CPU与DDR SDRAM之间数据传输的稳定可靠，两者都必须进行ZQ阻抗匹配，那么常见的是，两者都分别需要外接一个ZQ校准电阻。所以，在进行合封之后，往往还需要引出多个ZQ校准引脚，分别用于为CPU和DDR SDRAM外接ZQ校准电阻。这样的设置需要的ZQ校准引脚和ZQ校准电阻的数量较多，成本较高，而且不利于封装的小型化。

实用新型内容

本实用新型旨在至少解决现有技术中存在的技术问题之一。为此，本实用新型提出了一种ZQ引脚的系统级封装，可以省去至少一个ZQ校准引脚和至少一个外接的ZQ校准电阻，能够使得封装小型化、节省引脚资源、降低成本。

根据本实用新型实施例的ZQ引脚的系统级封装，包括CPU和若干个DDR SDRAM，所述CPU及若干个所述DDR SDRAM的ZQ信号通过一个ZQ校准引脚连接。

根据本实用新型实施例的ZQ引脚的系统级封装，至少具有如下有益效果：由于ZQ校准引脚仅仅是在初始化和ZQ校准的过程中会处于短暂的工作状态，其余时间都处于空闲状态；因此，本实用新型利用ZQ校准引脚的这一特点，将CPU和若干个DDR SDRAM的ZQ信号用一个ZQ校准引脚连接起来，这样只需要外接一个ZQ校准电阻，在实际进行ZQ校准的过程中，只需利用外部软件在不同时刻使能系统级封装内的不同元器件分别进行校准即可；通过这样的设置，只需一个ZQ校准引脚和一个ZQ校准电阻便能够实现多个元器件的ZQ校准，并且不同元器件的ZQ校准过程不会相互干扰，这样的设计节省了引脚资源、实现了封装小型化、降低了成本，并且由于只需要用到一个外接的ZQ校准电阻，所以能够降低PCB的设计成本和设计难度。

根据本实用新型的一些实施例，所述ZQ校准引脚与ZQ校准电阻的一端电性连接，所述ZQ校准电阻的另一端接地。

根据本实用新型的一些实施例，所述ZQ校准电阻的阻值为240Ω±1％。

附图说明

本实用新型的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为现有技术中的系统级封装的结构示意图；

图2为图1中各ZQ校准引脚通过示波器测得的电压波形图；

图3为本实用新型实施例的ZQ引脚的系统级封装的结构示意图；