[发明专利]一种防止电源电压影响关断时延的电路

说明书

一种防止电源电压影响关断时延的电路，其特征在于：所述电路包括使能输出单元、镜像电流发生单元和负反馈单元；其中，所述使能输出单元，与所述反馈单元和镜像电流发生单元分别连接，用于基于系统使能信号的输入生成芯片使能信号，并输出所述芯片使能信号；所述镜像电流发生单元，用于基于所述芯片使能信号的状态生成稳定的镜像电流，并替代所述使能输出单元中的高端镜像管；所述反馈单元，用于接收来自所述使能输出单元的所述芯片使能信号，控制所述使能输出单元中的镜像管导通，并基于所述镜像电流发生单元生成的镜像电流稳定所述芯片使能信号相对于所述系统使能信号的时延。本发明成本低、系统使能过程功耗小、关断时延稳定可预估。

技术领域

本发明涉及集成电路领域，更具体地，涉及一种防止电源电压影响关断时延的电路。

背景技术

目前，在例如DC-DC(Direct Current-Direct Current，又称直流直流)转换器上下管导通或关断的控制电路中，通常采用系统的使能信号作为电路的输入，通过多级反相器后，输出导通或关断的控制信号。通过这种方式生成的导通或关断的控制信号与其输入端的使能信号之间通常存在着一定的关断时延。

通常来说，这一时延中包括由于使能信号所在的功率管上存在的寄生电容所造成的充电时延t₀、由于多级反相器所造成的传输时延t₁和t₂等。通常来说，功率管上寄生电容的充电时延t₀会随着电源电压的变化而发生变化，反相器的传输时延也会在一定程度上受到电源电压的影响。可见，现有技术中的这种导通或关断的控制电路的关断时延会受到电源电压的影响而发生变化，这种变化导致控制信号后端的电路的时序出现误差，可能使得输出性能受到严重的影响。

现有技术中，一般可以通过对多级反相器中MOS管的尺寸进行设计，例如合理设计反相器中NMOS管与PMOS管各自宽长比的大小，例如使得NMOS管的宽长比为PMOS管的宽长比的80至100倍，从而使得反相器的翻转阈值只由NMOS的门限开启电压决定。

功率管的充电时延t₀仍然会随着电源电压的变化而发生较大的变化。随着集成电路领域技术的发展，对于设备或元件等关断控制的精确程度要求正在逐渐升高。这使得现有的导通或关断的控制电路，在电源电压不够稳定的情况下，电路的关断时延无法充分满足后级电路中同步逻辑的精准需求。对于现有技术来说，部分控制电路的电源电压本身就受到例如自举电容等的影响，难以保持在稳定值上，这进一步恶化了芯片使能信号与后级电路的同步性。

另一方面，在部分应用中，对于关断总时延，也就是充电时延t₀与多级反相器所造成的传输时延t₁和t₂之和具有最大值的限制。为了确保关断总时延不会超过设定阈值，现有技术中一般是采用提供更大的充电电流的方式来实现的。然而这种方式，使得系统使能控制过程消耗了大量功耗。

为了解决上述问题，亟需一种新的防止电源电压影响关断时延的电路。

发明内容

为解决现有技术中存在的不足，本发明的目的在于，提供一种防止电源电压影响关断时延的电路，在原有电路中增加镜像电流发生单元和反馈单元，反馈单元启动镜像电流发生单元并关断原有使能输出单元中的高端镜像管，镜像电流发生单元生成稳定的镜像电流并替代高端镜像管为使能输出单元提供使能功率管的充电电流，从而防止了芯片使能信号的输出时延与电源电压Vdd之间具有的相关性，并确保了输出时延的固定。

本发明采用如下的技术方案。