[发明专利]一种芯片、访问内存的方法及计算机设备

说明书

本公开提供一种芯片、访问内存的方法及计算机设备。所述芯片包括请求发送单元和数据返回单元；所述请求发送单元用于获取多个线程组中的线程的访存地址，对所述访存地址进行合并，基于合并后的访存地址向共享内存中对应的通道发送访存请求，并将表征所述访存地址的合并方式的合并信息发送至所述数据返回单元；所述数据返回单元用于获取所述共享内存返回的数据，并基于所述合并信息将所述数据返回至对应的线程。本公开所述芯片可以将多个线程组中的线程的访存地址进行合并，减少了针对同一地址的重复访存请求，从而减少了发给共享内存的访存请求数量，降低了访存系统的压力。

技术领域

本公开涉及计算机技术领域，尤其涉及一种芯片、访问内存的方法及计算机设备。

背景技术

在图形处理器(Graphics Processing Unit，GPU)、人工智能(ArtificialIntelligence，AI)芯片等计算机终端硬件中，对计算量和计算速度有着很高的要求，往往会通过多线程设计来提高处理器的算力，以及实现数据的并行处理。这些并行工作的线程数量巨大，同时也伴随着大量的访问内存的请求。因此，有必要对多线程情况下的访存方式进行优化，以提高多线程的访存效率。

发明内容

为克服相关技术中存在的问题，本公开实施例提供一种芯片、访问内存的方法以及计算机设备，用以解决相关技术中的缺陷。

根据本公开实施例的第一方面，提供一种芯片，所述芯片包括：请求发送单元和数据返回单元；所述请求发送单元用于获取多个线程组中的线程的访存地址，对所述访存地址进行合并，基于合并后的访存地址向共享内存中对应的通道发送访存请求，并将表征所述访存地址的合并方式的合并信息发送至所述数据返回单元；所述数据返回单元用于获取所述共享内存返回的数据，并基于所述合并信息将所述数据返回至对应的线程。

可选地，所述合并信息包括组内合并信息和组间合并信息，所述组内合并信息用于表征同一线程组内的各个线程的访存地址的合并方式，所述组间合并信息用于表征不同线程组之间的各个线程的访存地址的合并方式。

可选地，所述请求发送单元包括：组内合并单元，用于对同一线程组内各个线程的访存地址进行合并，得到所述组内合并信息；以及组间合并单元，用于对不同线程组之间的各个线程的访存地址进行合并，得到所述组间合并信息。

可选地，所述组内合并信息包括组内访存合并标识，所述组内访存合并标识用于表征所述线程所在的线程组内的各个线程的访存地址是否与所述线程的访存地址合并；所述组内合并单元包括：比较器阵列，用于对同一线程组内各个线程的访存地址进行比较，根据比较结果生成各个线程的第一地址相等标识，所述第一地址相等标识用于表征对应线程所在的线程组内的各个线程的访存地址与该对应线程的访存地址是否相同；以及与门阵列，用于对线程有效标识和所述第一地址相等标识进行与操作，获取所述组内访存合并标识，所述线程有效标识用于表征所述线程组内的各个线程的访存地址是否有效。

可选地，所述组间合并信息包括组间访存合并标识，所述组间访存合并标识用于对进行组间访存合并的各个线程组进行唯一标识；所述组间合并单元包括通道地址缓存控制单元，所述通道地址缓存控制单元包括多个地址缓存单元，每个地址缓存单元对应于一个通道；所述通道地址缓存控制单元用于将所述组内合并单元合并后的访存地址写入对应通道的地址缓存单元中，并对同一地址缓存单元中相同的缓存地址合并。

可选地，所述地址缓存单元还用于缓存第二地址相等标识，所述第二地址相等标识用于表征所述地址缓存单元中的各个地址与目标地址是否相同；所述通道地址缓存控制单元具体用于：在一个地址对应的第二地址相等标识表征所述地址与目标地址相同的情况下，将所述地址与所述目标地址进行合并。