[发明专利]超结器件及其制造方法

说明书

本发明公开了一种超结器件，包括至少两层以上的沟槽填充式PN子柱，超结结构的至少部分区域中具有阻断层；在具有阻断层的区域中，阻断层的上下两层PN子柱之间形成有第一导电类型的第三外延子层；阻断层位于上下两层的第二导电类型子柱之间；具有阻断层的第二导电类型柱中至少包括一层阻断层；位于阻断层之上的各层PN子柱的击穿电压为第一电压；阻断层完全耗尽的电压为第二电压；第二电压小于第一电压；上下两层第一导电类型子柱的第三外延子层组成连接层，连接层中增加有第一导电类型离子注入杂质。本发明还公开了一种超结器件的制造方法。本发明能降低器件在Vds很小时的Cds，提升器件的Cgd和体二极管的反向恢复特性，还能降低导通电阻。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。

背景技术

超结(super junction)结构就是交替排列的N型柱和P型柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路(只有N型柱提供通路，P型柱不提供)，在截止状态下承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)；其中导通状态下的导通通路只有N型柱提供，P型柱不提供导通通路；反偏电压则是P型柱和N型柱共同承受。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。

通过在N型外延层中形成沟槽，通过在沟槽中填充P型外延层，形成交替排列的P型柱和N型柱即PN柱，是一种可以批量生产的超结的制造方法。

如果需要制造更高反偏击穿电压的器件或者更低比导通电阻的器件，都需要PN柱的步进(pitch)更小，或者器件的PN柱深度加大，在采用沟槽填充P型外延的工艺时，上述要求都会造成下面的问题，沟槽的高宽比太高，使得沟槽的刻蚀成为问题，特别时刻蚀后，沟槽底部的刻蚀残留物不能被清洗干净，造成器件失效；二是沟槽的高宽比太大，使得器件的外延填充变得更加困难，造成存在外延空洞或者外延填充的时间过长而增加了制造成本。因此在这些情况下，一种方法是将P型柱的形成分成多次或两次，降低每次形成的P型柱即P型子柱的高宽比，使得沟槽的刻蚀，清洗和填充工艺变得可以实现，且有成本优势。

现有方法中，将一次或多次形成的P型子柱在纵向上叠加在一起形成P型柱，这样能做到全超结的高压器件。这样器件在源漏电压(Vds)很低时，全部的P型柱和N型柱就发生横向耗尽，因此器件的源漏电容(Cds)，或者输出电容(Coss)很高，特别是Vds很小时是如此。同时在很低Vds下将所有的P型柱和N型柱横向耗尽，使得器件的体二极管的反向恢复的软度不好，或者容易发生震荡，这些问题随着步进的减小，P型柱和N型柱完全完成横向耗尽的Vds越小，体二极管的反向恢复软度进一步变差；同时由于步进变小，同样芯片面积下PN柱单元即超结单元的数量增加，超结结构中的PN柱的接触面积加大，因此Cds，同时Coss也显著增加。

发明内容

本发明所要解决的技术问题是提供一种超结器件，能降低器件在源漏电压很小时的源漏电容(Cds)从而降低输出电容(Coss)，能在源漏电压在一定的电压仅实现对超结结构的部分厚度耗尽从能提升器件的栅漏电容以及提升器件的体二极管的反向恢复特性，能使器件的耐压保持较高值，还能降低导通电阻。为此，本发明还提供一种超结器件的制造方法。

为解决上述技术问题，本发明提供的超结器件的超结结构包括至少两层以上的PN子柱，各层所述PN子柱由第一导电类型子柱和第二导电类型子柱交替排列而成。

各层所述PN子柱的结构包括：第二导电类型子柱由填充沟槽中的第二导电类型的第一外延子层组成，所述沟槽形成第一导电类型的第二外延子层中，所述第一导电类型子柱由各所述第二导电类型子柱之间的所述第二外延子层组成。