[发明专利]用于串行器/解串器系统的编解码器与编解码方法

说明书

本发明提供一种用于串行器/解串器（SerDes）系统的编码器与编码方法，其用于将(M‑1)位码字编码为M位码字，其中M大于等于4的偶数。码表的查找表系经过设计以确保编码的DC平衡与保持一定水平的有效带宽利用率，且编码输出码流的最大游程控制在M‑2。通过查找表：若(M‑1)位码字映像到平衡码字(D=0的码字），其中D的计算规则为D=d‑M/2，d表示为M位码字中1的数目，则直接输出平衡码字作为输出的M位码字；若(M‑1)位码字映射到D=‑1的码字，则根据运行差异值RD选择D=1或D=‑1的码字作为输出的M位码字；若(M‑1)位码字映射到D=‑2的码字，则根据运行差异值RD选择D=2或D=‑2的码字作为输出的M位码字。对应地，本发明还提供对应编码器与编码方法的解码器与解码方法。

技术领域

本发明涉及线路编解码设计领域，且特别是涉及一种用于串行器/解串器（SerDes）系统的编码器、编码方法、解码器与解码方法。

背景技术

在串行器/解串器系统中，线路编解码是非常重要的模块。线路编码机制将输入的原始数据转变成接收器可以接收的格式，并保证有足够的比特翻转提供给时钟恢复电路。编码后的码流可以保持良好的直流平衡，同时编码器还提供一种将数据对齐到字的方法。线路编码主要实现方式为数值查找法，也就使用码表的查找表查询待编码的码字找出对应的编码码字作为输出码字。目前已经被提出的线路编解码有3B4B、5B6B、8B10B与9B10B，8B10B编码目前被通用串行总线3.0（USB3.0）、序列进阶技术组件（SATA）、高速周边组件互连（PCIE）、快速输入输出（RapidIO）等多数高速串行总线标准所采用，9B10B编码则应用于被动式光网络（PON）系统，而在一些较低阶的串行器/解串器系统中则使用3B4B与5B6B，其中上述3B4B、5B6B、8B10B与9B10B中的第一个数字与第二个数字分别表示待编码码字的位数与输出的编码码字的位数，例如9B10B表示9位码字会被编码成10位码字。

美国公告专利US6977599 B2一案提供一种8B10B编解码技术方案，其具有游程短、直流（DC）平衡性好、适合并行编码与门电路实现节省了只读存储器（ROM）资源等优点，但其编码效率低，在高速串行器/解串器系统中25%的编码冗余将会是提升有效带宽的瓶颈。

论文文献《一种适用于PON系统的线路码——9B10B》，登载于《光通信技术》2010年第3期第27-29页，作者为杨小玲、赵彦飞、陈立甲与张钦宇，此论文文献主要提供一种编码游程短且带宽利用率高的编解码技术方案，但此技术方案仍有以下缺点需进一步改良：（1）未考虑串行通信中，K码与D码发生串码的问题，不适用于边界对齐的应用场景；（2）RD+码字和RD-码字不相关，不便于码表优化，其中RD+码字和RD-码字分别表示运行差异值为正时的编码码字与运行差异值为负的编码码字；以及（3）用于实现码表的查找表需要同时存储RD+的编码码字和RD-的编码码字，资源消耗大，不适用于ROM资源紧张的应用场景。

世界知识产权组织公开专利申请案WO 2008/134977 A1一案提出了带宽利用率高且解码实现简单的编解码技术方案，但此技术方案仍有以下缺点需进一步改良：（1）所设计的K码在串行通信中与D码发生串码，不适用于边界对齐的应用场景；以及（2）D码最大游程为10，提高了接收端时钟恢复的难度。

发明内容

本发明提供一种用于串行器/解串器系统的编解码技术方案，其主要用于解决下列技术问题：（1）降低编码开销，以提高有效带宽利用率；（2）传输时最大游程控制在8以内，以让接收端时钟恢复更容易；（3）位流中的1和0尽可能地交替出现，确保码流的DC平衡；（4）D+码字由D-码字按位取反得到，以在存储码表时节省大量资源；（5）码表映像规则优化，便于门电路实现，节省ROM资源；以及（6）此编解码技术方案更可以用于设计专用的边界检测K码，以使边界检测K码不会与D码发生串码。