[发明专利]一种基于VPR的预装箱方法

说明书

本发明涉及一种基于VPR的预装箱方法，属于电子设计自动化技术领域。该方法执行如下步骤：1）VPR读取结构描述文件中系统自带的原语；2）根据所述结构描述文件中的自定义约束，将符合自定义约束的原语打包成分子；3）判断各个分子是否合格；4）当所有分子均合格分子后，完成预装箱。本发明的预装箱算法进行预装箱处理，能够降低分子之间的耦合性，从而增加了分子在装箱时的自由度，降低装箱时的失败率。

技术领域

本发明涉及一种基于VPR的预装箱方法，属于电子设计自动化技术领域。

背景技术

现场可编程门阵列(Field Programmable Gata Array, FPGA)是由若干个可配置逻辑块(Configurable Logic Block, CLB)和布线资源组成。CLB 中包含了 FPGA 功能电路单元，这些电路单元由编程点控制，可以配置成不同的逻辑。FPGA 中的基本逻辑单元有查找表(Look Up Table, LUT)、多路选择器(MUX)、触发器等，触发器中以D触发器(D FlipFlop, DFF)最为常见。

FPGA的CAD 流程通常分为多个步骤。 传统流程中的步骤是综合、技术映射、封装、布局和布线。 这些步骤的组合称为实现过程，产生的电路称为实现设计当用户使用 FPGA设计实际电路时，其工艺映射步骤又可细分为映射和装箱 2个过程：映射的子步骤的目标是把基本的门级网表转换成由查找表、多路选择器和触发器等电路功能元件组成的网表；装箱子步骤的目标就是在考虑约束（如一个逻辑块中所容纳的查找表、不同的输入信号和时钟数目等等）情况下，把LUT、MUX和触发器等电路功能元件进行组合，尽可能的放到同一个逻辑块中FPGA 专用综合工具可以将电路网表直接综合成 FPGA 元件级的电路网表，因此，工艺映射与逻辑综合在映射这个部分发生了一部分交叠，本文研究的工艺映射专指装箱。

FPGA 装箱研究多集中在装箱后电路的面积、时序或功耗等方面。与商用 FPGA 结构不同，学术研究多采用 BLE(Basic Logic Element)学术模型。对于装箱子步骤，已有的装箱算法T-VPack可以有效的处理基于BLE组成的簇（cluster）结构的逻辑块的装箱问题，结合 VPR(Versatile Place and Route)学术模型平台，提供了学术模型解决方案。T-VPack算法将经过映射子步骤处理后的用户网表中的LUT和DFF首先一一配对打包到BLE中，然后将多个BLE装箱到一个簇结构的逻辑块里。

FPGA的预装箱作为装箱的一个子步骤，主要作用是将原语配对打包，以减少装箱时的计算量，随着FPGA的结构越来越复杂，BLE的结构也变得复杂，原语的种类也在增加，对于输入或输出引脚没有连接到CLB的原语来说，如果将其单独装箱的话，会导致装箱失败。

发明内容

本发明要解决的技术问题是：提供一种避免出现输入或输出引脚没有连接到CLB的原语的情况的预装箱方法。

为了解决上述技术问题，本发明提出的技术方案是：一种基于VPR的预装箱方法，执行如下步骤，

1）VPR读取结构描述文件中系统自带的原语；

2）根据所述结构描述文件中的自定义约束，将符合自定义约束的原语打包成分子；

3）判断各个分子是否合格；

若合格该分子完成预装箱；

若不合格，则根据该分子的输入和输出引脚做进一步判断，并将两相连的不合格分子进行打包后再次判断；

判断条件为，如果输入和输出引脚都有一部分或者全部引脚连接到外部CLB，则这个分子是合格的，否则不合格；

4）当所分子均为合格分子后，完成预装箱。

本发明的有益效果是：本发明的预装箱算法进行预装箱处理，能够降低分子之间的耦合性，从而增加了分子在装箱时的自由度，降低装箱时的失败率。

附图说明

图1是本发明实施例的一种基于VPR的预装箱方法的流程示意图。