[发明专利]一种基于时钟校准技术的全周期数字时间转换器

权利要求书

1.一种基于时钟校准技术的全周期数字时间转换器，其特征在于，包括单转差电路、多相时钟信号产生单元、可调延迟模块、数字模块、时间数字转换器、多路选择器和相位插值器；其中，

所述单转差电路，用于将输入的单端信号转换为差分信号并输入到所述多相时钟信号产生单元；

所述多相时钟信号产生单元，用于根据输入的差分信号生成多相时钟信号并输入所述可调延迟模块；

所述可调延迟模块，用于根据所述数字模块的输出信号对所述多相时钟信号进行延迟后输入所述多路选择器；

所述多路选择器，用于根据所述数字模块产生的开关控制信号从输入的多相时钟信号中选择一组相邻两相信号输出；

所述相位插值器，用于根据所述多路选择器输出的相邻两相信号产生数控时间信号；

所述时间数字转换器，用于计算所述多路选择器输出的相邻两相信号上升沿的时间差并输入到所述数字模块；所述时间数字转换器将第一输入信号φ1与第一缓冲器BUF₁的输入端连接，第一缓冲器BUF₁的输出端与第一RC延迟阵列的输入端相连；所述时间数字转换器将第二输入信号φ2与第二缓冲器BUF₂的输入端连接，第二缓冲器BUF₂的输出端与第二RC延迟阵列的输入端相连；第一缓冲器BUF₁的输出信号经过第一RC延迟阵列进行时间延迟；第一RC延迟阵列中电阻R_n至R₁采用串联方式连接，电容C_n至C₁采用并联方式连接；电容C_n至C₁的容值相同，从输入端到输出端依次串联的电阻R_n至R₁取值按照R/n,R/(n-1)…R/3,R/2,R变化，用于产生一系列上升沿时间不同的信号；第二缓冲器BUF₂的输出信号连接到与第一RC延迟阵列相同的第二RC延迟阵列，用于将第一RC延迟阵列产生的时间边沿信号逐一与第二缓冲器BUF₂的输出信号进行时间边沿的比较，得到一组输出控制码B_n至B₀，代表量化两相信号φ1和φ2的时间差；

所述数字模块，用于根据各组相邻两相信号上升沿的时间差生成所述可调延迟模块对多相时钟信号延迟控制的控制信号以及所述多路选择器的开关控制信号。

2.如权利要求1所述的全周期数字时间转换器，其特征在于，所述相邻两相信号中相位领先的信号经延迟使所述相邻两相信号的上升沿到达时间相近后输入所述时间数字转换器。

3.如权利要求2所述的全周期数字时间转换器，其特征在于，所述可调延迟模块包括多个可调延迟单元，每一所述可调延迟单元的输入信号与一缓冲器输入端相连，缓冲器的输出端与可调谐电容阵列的一电容连接，所述可调谐电容阵列用于根据所述数字模块的输出信号对所述多相时钟信号进行延迟。

4.如权利要求1或2或3所述的全周期数字时间转换器，其特征在于，所述相位插值器为电荷充电式的相位插值器。

5.一种基于权利要求3所述全周期数字时间转换器的时钟校准方法，其步骤包括：

1)多路选择器选择一组相邻两相信号，时间数字转换器运算出当前所选相邻两相信号上升沿的时间差并记录到寄存器中；然后多路选择器选择下一组相邻两相信号；

2)重复步骤1)直到多路选择器遍历了八组相邻两相信号；

3)数字模块比较各组相邻两相信号对应的时间差，如果各组相邻两相信号对应的时间差均相等，则校准完成；否则对时间差进行排序，根据排序结果生成可调延迟单元对多相时钟信号延迟控制的控制信号以及所述多路选择器的开关控制信号，从而将时间差较大四组信号所对应的时间差缩小，时间差较小四组信号所对应的时间差增大；

4)重复步骤1)至3)，直至完成校准。