[发明专利]一种准循环LDPC编码的硬件实现方法及装置

说明书

一种准循环LDPC编码的硬件实现方法及装置，属于通信技术领域。将校验矩阵H的前n列记为一个矩阵，将矩阵按行分解为M行块；矩阵分解为基矩阵和替换阵。为输出信息比特和校验比特分配存储空间；为M个中间计算结果分配存储空间。对于基矩阵中行重小于其他行的行块，在该行添加一条边，指向校验比特。将M个行块各与信息比特进行矩阵乘法，得到中间结果。利用中间结果迭代计算编码矩阵各行块对应的校验比特，级联结果得到完整校验比特。级联信息比特与校验比特，输出完整LDPC编码结果。本发明通过重新设计LDPC校验矩阵的内容，使得硬件遍历基矩阵的轮次固定，有利于实现硬件流水线结构，起到降低系统时延、提高系统吞吐量的效果。

技术领域

本发明涉及通信与电子系统的技术领域，具体涉及准循环LDPC编码的硬件实现方法。

背景技术

LDPC码是一种线性分组码，由于其校验矩阵的“1”的个数极少而得名。最近二十余年来，LDPC码由于其逼近Shannon极限的优秀性能，得到了学术界广泛和深入的研究，并成为5G NR标准中数据信道的信道编码方案。准循环LDPC码是结构化LDPC码的重要子集，也是LDPC码的一种特殊子类。其奇偶校验矩阵可以分成多个大小相等的方阵，并用一个基矩阵来表示，每个方阵都是单位矩阵的循环移位矩阵或全零矩阵，非常便于存储器的存储和寻址，从而大大降低了LDPC码的编译码复杂度，并且具有重复累计结构的准循环LDPC码能够实现线性复杂度的快速编码。

在相关技术中，对于准循环LDPC码的编码硬件实现过程，通常是，先为信息比特和校验比特分配存储空间，再为中间计算结果分配存储空间，依次遍历基矩阵的行与列，按有效元素内容，异或移位信息比特，保存中间计算结果，再迭代计算校验比特。上述编码过程中，遍历基矩阵元素所需的时间开销取决于行数和行重，但其行重不一致不利于硬件编码的流水线实现，引入了额外的系统时延，占用了过多存储空间，硬件资源利用率低。

在相关技术中，在采用迭代算法计算校验比特时，由于计算结果之间有依赖性，无法通过占用更多的硬件资源来实现全并行的LDPC编码，增大了系统低时延。

发明内容

本发明提供了一种准循环LDPC编码的硬件实现方法，解决了现有技术中系统的硬件资源利用率低、时延高、吞吐量低的问题。

一种准循环LDPC编码的硬件实现方法，包括如下步骤：

步骤S1:将校验矩阵的前n列记为一个矩阵A，将矩阵A按行分解为多个行块，块数M；将矩阵A分解为基矩阵和替换阵，且替换阵大小相同，基矩阵记为B；

步骤S2:为信息比特、输出信息比特和输出校验比特分配存储空间；为M个中间计算结果分配存储空间，指向保存校验比特的空间，用于容纳M个第一中间计算结果C₁-C_M；

步骤S3:对于基矩阵B中行重小于其他行的行块，在该行添加一条边，指向校验比特，该校验比特代表的存储空间未被使用过，值为全零；

步骤S4:将矩阵A的M个行块各与信息比特进行矩阵乘法，得到第一中间计算结果C₁-C_M；矩阵乘法的实现过程为，按基矩阵非负元素内容，对相应信息比特块移位得到第二中间计算结果D，缓存到相应信息比特的空间，异或D得到第一中间计算结果C并保存到第一中间计算结果C₁-C_M的缓冲区域；

步骤S5:利用第一中间计算结果C₁-C_M，迭代计算编码矩阵各行块对应的校验比特，级联结果得到完整校验比特；级联信息比特与校验比特，输出完整LDPC编码结果。

一种准循环LDPC编码的硬件实现装置，包括：

分解模块：将校验矩阵的前n列记为一个矩阵A，将矩阵A按行分解为多个行块，块数M；将矩阵A分解为基矩阵和替换阵，且替换阵大小相同，基矩阵记为B；