[发明专利]一种读取时间可控的反熔丝存储器读取电路

权利要求书

1.一种读取时间可控的反熔丝存储器读取电路，包括反熔丝存储单元，其特征在于，所述反熔丝存储器读取电路包括读取时间控制电路、可编程读脉冲产生电路、读放大电路以及读取寄存器；

所述读取时间控制电路产生与读取时间对应的具有K个控制位的控制信号提供给所述可编程读脉冲产生电路和所述读放大电路；

所述可编程读脉冲产生电路基于时钟信号产生脉宽与所述控制信号对应的读脉冲输出至所述读放大电路；

所述读放大电路中包括若干个不同大小的上拉电流源，所述读放大电路根据所述读脉冲和所述控制信号选通与所述读取时间对应的上拉电流源、上拉所述反熔丝存储单元的位线上的电压，所述读放大电路从所述读脉冲的上升沿开始读取所述反熔丝存储单元中存储的数据，并在所述读脉冲的下降沿将读取到的数据锁存到所述读取寄存器中。

2.根据权利要求1所述的反熔丝存储器读取电路，其特征在于，读取时间越小，对应的读脉冲的脉宽越小、上拉电流源的电流值越大。

3.根据权利要求1所述的反熔丝存储器读取电路，其特征在于，所述读取时间控制电路包括K个并联的编程分支，每个编程分支中包括串联的上拉器件和下拉器件，每个编程分支通过上拉器件连接供电电源VDD、通过下拉器件连接地GND，每个编程分支中的上拉器件和下拉器件的公共端连接一个编程开关，K个编程开关的另一端相连并连接编程电压HV_PGM，所述读取时间控制电路获取编程信号并根据所述编程信号控制K个编程开关的通断对相应的编程分支进行编程，每一个编程分支中的上拉器件和下拉器件的公共端用于输出控制信号的一个控制位，且控制信号中最多只有一个控制位为1。

4.根据权利要求3所述的反熔丝存储器读取电路，其特征在于，所述读取时间控制电路的上拉器件和下拉器件均由反熔丝实现，上拉反熔丝的上下金属极板电压差为编程电压HV_PGM与供电电源VDD之间的电压差，下拉反熔丝的上下金属极板电压差为编程电压HV_PGM与地GND之间的电压差；根据所述编程信号控制K个编程开关的通断对相应的编程分支中的反熔丝进行编程操作，将所述编程电压HV_PGM分别施加到上拉反熔丝和下拉反熔丝的两端，完成对上拉反熔丝或者下拉反熔丝的编程：

在对上拉反熔丝编程时，调节供电电源VDD和地GND的电压值，使得上拉反熔丝的上下金属极板电压差超过反熔丝的击穿电压、下拉反熔丝的上下金属极板电压差小于反熔丝的击穿电压，完成对上拉反熔丝的编程；在对下拉反熔丝编程时，调节供电电源VDD和地GND的电压值，使得下拉反熔丝的上下金属极板电压差超过反熔丝的击穿电压、上拉反熔丝的上下金属极板电压差小于反熔丝的击穿电压，完成对下拉反熔丝的编程，反熔丝在未编程时的电阻值为百兆欧姆级别。

5.根据权利要求1所述的反熔丝存储器读取电路，其特征在于，所述可编程读脉冲产生电路包括延迟电路、K个延迟选择开关以及逻辑与门，时钟信号CLK输入所述延迟电路，所述延迟电路对所述时钟信号CLK进行多级延迟，并在K个不同的延迟级分别引出相对于所述时钟信号CLK具有不同延迟值的时钟延迟信号，每个时钟延迟信号分别连接一个延迟选择开关，K个延迟选择开关的另一端相连并连接所述逻辑与门的一个输入端，所述逻辑与门的另一个输入端连接所述时钟信号CLK，所述逻辑与门的输出端连接至所述读放大电路输出所述读脉冲；

其中，K个延迟选择开关分别受控于所述控制信号的K个控制位，且延迟选择开关在对应的一个控制位为高电平时闭合输出相应的时钟延迟信号给所述逻辑与门，时钟延迟信号相对于所述时钟信号CLK的延迟值越大、读脉冲的脉宽越大。

6.根据权利要求1所述的反熔丝存储器读取电路，其特征在于，所述读放大电路包括NMOS型的放电管MN0、若干个不同大小的上拉电流源以及电流源选择电路；

所述放电管MN0的源极接地、漏极通过缓冲器连接至所述读取寄存器，所述可编程读脉冲产生电路的输出端通过反相器连接所述放电管MN0的栅极；若干个不同大小的上拉电流源通过选通网络连接至所述放电管MN0的漏极，所述放电管MN0的漏极还连接所述反熔丝存储单元的位线；

所述电流源选择电路根据所述读脉冲和所述控制信号控制所述选通网络将所述读取时间对应的上拉电流源与所述放电管MN0的漏极导通。