[发明专利]通过使用忘记存储来增加每核存储器带宽

说明书

本申请公开了通过使用忘记存储来增加每核存储器带宽。描述了与用于通过使用忘记存储来增加每核存储器带宽的技术有关的方法和装置。在实施例中，高速缓存存储缓冲器。执行电路系统执行指令。指令基于缓冲器的起始地址和缓冲器的尺寸而使得高速缓存中的一个或多个高速缓存行被标记。高速缓存中的所标记的高速缓存行要被阻止而无法被写回到存储器。还公开并要求保护其他实施例。

技术领域

本公开总体上涉及电子学领域。更具体地，一些实施例涉及用于通过使用忘记存储操作来增加每核存储器带宽的技术。

背景技术

一般而言，动态随机存取存储器(DRAM)和/或互连带宽限制可能是现有中央处理单元(CPU)核的主要性能瓶颈。这些带宽限制导致去往和来自CPU核的数据传输中的延迟。因此，如果DRAM和/或互连带宽限制被减少或消除，则CPU性能可以大大地提高。

附图说明

因此，为了可详细地理解本文中陈述的当前实施例的特征的方式，可参照实施例进行对实施例的更特定的描述，在所附附图中图示实施例中的一些。然而，应注意的是，所附附图仅图示典型实施例，并且因此不应被视为限制实施例的范围。

图1图示出可在一些实施例中利用的、具有私有高速缓存级别和共享末级高速缓存的处理器的框图。

图2图示出根据实施例的用于解压缩指令的样本操作数。

图3图示出根据实施例的用于解压缩指令的两个样本经解码的操作。

图4图示出根据实施例的处理器核的各种组件的高级别图。

图5图示出根据实施例的、用于提供更靠近于处理器核的解压缩的方法的流程图。

图6示出根据实施例的样本评估结果。

图7A是图示根据实施例的示例性指令格式的框图。

图7B是图示根据一个实施例的指令格式中构成完整操作码字段的字段的框图。

图7C是图示根据一个实施例的指令格式中构成寄存器索引字段的字段的框图。

图7D是图示根据一个实施例的指令格式中构成扩充操作字段的字段的框图。

图8是根据一个实施例的寄存器架构的框图。

图9A是图示根据实施例的示例性有序流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图。

图9B是图示根据实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。

图10图示根据实施例的SOC(芯片上系统)封装的框图。

图11是根据实施例的处理系统的框图。

图12是根据一些实施例的具有一个或多个处理器核的处理器的实施例的框图。

图13是根据实施例的图形处理器的框图。

具体实施方式

在下列描述中，阐述了众多特定细节以便提供对各实施例的全面理解。然而，在没有这些特定细节的情况下，也可实施各实施例。在其他实例中，未详细描述公知的方法、过程、组件和电路，以免使特定实施例变得模糊。此外，各实施例的各方面可使用各种装置来执行，诸如集成半导体电路(“硬件”)、组织成一个或多个程序的计算机可读指令(“软件”)、或硬件与软件的某种组合。出于本公开的目的，对“逻辑”的引用应当意指硬件、软件、固件或它们的某种组合。