[发明专利]一种自对准分离栅极结构的制备方法

说明书

本申请涉及半导体制造领域，特别是一种自对准分离栅极结构的制备方法，通过在器件沟槽内引入双分裂的分立栅电极以及栅电极下方的厚绝缘介质层，在不影响IGBT器件开启阈值电压和开通的情况下，大幅降低米勒电容Cgc，提高了器件的开关速度，从而降低器件动态损耗；并且栅下厚绝缘介质层能改善深沟槽底部拐角电场分布，增强沟槽的电场耐受能力，提高栅极鲁棒性。同时在深沟槽中引入分裂栅极，使其具备独立控制的条件，理论上可以实现对每个沟道进行独立控制，一方面避免对相邻P型区域的电势分布产生影响，另一方面可以分步控制沟道的开启和关断过程，实现P‑base区与沟槽区域的解耦设计。

技术领域

本申请涉及半导体制造领域，特别是一种自对准分离栅极结构的制备方法。

背景技术

在功率半导体器件领域，目前常见的绝缘栅双极型晶体管（IGBT）已普遍采用沟槽型栅极结构。槽栅结构消除了JFET区，避免了电流拥挤，从而其导通压降较小，但由于沟道密度较大，会增大极间耦合电容（特别是密勒电容），降低器件的开关速度，增大开关损耗。同时，高沟道密度会增大饱和电流大小，从而短路安全工作区较小。

由于IGBT导通时需要在集电极侧注入大量非平衡载流子产生电导调制效应，从而降低导通压降。一方面，IGBT开启需要给栅极充电，充电速度决定了IGBT的开启速度，而充电速度又决定于IGBT的寄生电容，包括Cge和Cgc；另一方面，引入的非平衡载流子在器件关断时会产生明显的电流拖尾效应，使得IGBT的关断速度偏慢，关断损耗增加。为了优化槽栅IGBT关断损耗与导通压降的关系，提高载流子注入增强效应，通常会引入宽浮空P型基区，调节漂移区中载流子分布，从而实现更好的动静态折中。但是宽浮空P型基区与槽栅结构相互耦合，无法灵活设计，限制了器件的应用范围。

发明内容

为了解决现有技术中存在的上述问题，本申请提出一种自对准侧墙工艺来制备分裂栅极，简化工艺流程，降低对光刻精度的要求。

为实现上述技术效果，本申请的技术方案如下：

一种自对准分离栅极结构的制备方法，包括如下步骤：

步骤一：在衬底上沉积硬膜；

步骤二：通过光刻图形掩膜，刻蚀硬膜；

步骤三：刻蚀衬底，形成深沟槽；

步骤四：去除硬膜；

步骤五：沉积第一绝缘层，填充沟槽；

步骤六：无需掩膜，通过与沟槽自对准，刻蚀第一绝缘层，沟槽底部留下厚度为0.2-3μm的第一绝缘层；

步骤七：在沟槽侧壁和衬底表面生长第二绝缘层；

步骤八：沉积栅极材料，控制厚度为100A-10000A，使得沟槽两侧的栅极呈分裂状态；

步骤九：刻蚀多晶材料，使得衬底露出表面，沟槽底部露出第一绝缘层；步骤八到步骤九，无需掩膜，通过与沟槽自对准，在沟槽侧壁形成第一导电层；

步骤十：通过离子注入和扩散工艺形成第二导电类型和第一导电类型；

步骤十一：沉积第三绝缘层，填充沟槽分裂栅中空部分；

步骤十二：刻蚀第三绝缘层，并以第三绝缘层为掩膜，刻蚀第一导电类型，露出第二导电类型；

步骤十三：沉积金属材料，形成第二导电层，完成正面加工。

进一步地，自对准分离栅极结构的背面加工方法与现有工艺相同。

进一步地，衬底刻蚀为干法刻蚀或者湿法刻蚀，沟槽刻蚀深度为2~6μm。

进一步地，硬膜沉积工艺为CVD，厚度1000A-10000A，硬膜的刻蚀工艺为干法刻蚀或者湿法刻蚀。

进一步地，沉积工艺为CVD，沉积厚度为沟槽宽度的0.8-1.5倍，距离为2000A-10000A，采用干法刻蚀后沟槽剩余膜厚0.2~3μm。

进一步地，第二绝缘层厚度为100A-2000A，采用干氧或者湿氧制备。