[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件及其制造方法，应用于半导体领域。在本发明提供的半导体器件的制造方法中，由于在所述半导体衬底上形成的真实的鳍结构的底部包含有重掺杂的防止穿通扩散层，以及防止所述防止穿通扩散层中的掺杂离子扩散到所述半导体器件的沟道的扩散抑制层，其中，所述扩散抑制层为第二半导体材料层，从而在保证半导体器件的阈值电压符合设计要求的同时，降低了由沟道穿通效应导致的半导体器件的源漏极之间存在漏电流的问题，进而改善了半导体器件沿鳍结构竖直方向的电压变化和低频下的闪烁噪声的技术问题。

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体器件及其制造方法。

背景技术

随着半导体行业进入纳米技术工艺节点，尤其是在14nm技术节点以下，MOS器件的沟道长度不断缩小，因此，MOS器件的短沟道效应的尤为突出。为了解决MOS器件短沟道效应，MOS器件由传统的平面型结构发展到诸如鳍式场效应晶体管FinFET的三维结构。该类结构的优点为鳍式栅极三面环绕，提高了栅极的静电控制能力，降低了短沟道效应。

然而，虽然鳍式场效应晶体管FinFET降低了短沟道效应，但其还存在沟道穿通效应，即，当FinFET器件的沟道变短，其源极和漏极的耗尽区更容易连通。换言之，当载流子通过源漏极之间的空间电荷区时，载流子漂移通过，从而形成了电流，因此，在FinFET器件的栅极施加的栅压小于阈值电压时，其源漏极之间由于耗尽层的连通，从而也存在电流，形成了源漏极之间的漏电流。

针对此问题，现有技术通常在硅衬底上通过刻蚀工艺形成FinFET器件的Fin结构之后，采用对形成的所述Fin结构的底部进行离子注入和退火激活处理，从而在Fin结构的底部形成重掺杂，以减小FinFET器件的源漏极之间的空间电荷区，避免源漏极的耗尽层连通。但是，由于离子注入和退火激活处理的过程中，会导致掺杂在Fin结构的底部的离子向Fin结构的沟道中扩散，从而降低了FinFET器件的阈值电压和驱动电流，从而限制了FinFET器件的性能。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，以解决由于穿通效应引起的半导体器件的源漏极之间存在漏电流的问题。

第一方面，为解决上述技术问题，本发明提供一种半导体器件的制造方法，所述制造方法包括：

提供一半导体衬底，在所述半导体衬底的表面上自下而上依次堆叠有第一氧化层、氮化硅层、第二氧化层和图形化后的无定形硅层，所述图形化后的无定形硅层中包含多个第一沟槽，并至少在所述第一沟槽的侧壁上形成有暴露出所述第一沟槽的底部的侧墙；

以所述侧墙为掩膜，刻蚀所述第二氧化层、氮化硅层、第一氧化层和所述半导体衬底，以形成被第二沟槽隔离的多个分立的虚设鳍结构，所述虚设鳍结构包括自下而上依次堆叠的部分厚度的所述半导体衬底、所述第一氧化层和所述氮化硅层；

在所述第二沟槽中填充隔离材料层，以形成顶面至少与所述虚设鳍结构的顶面齐平的第二沟槽隔离结构；

以所述第二沟槽隔离结构为掩膜，刻蚀所述虚设鳍结构至暴露出相应的半导体衬底表面，以在相邻所述第二沟槽隔离结构隔离之间形成第三沟槽，所述第三沟槽的底面高于所述第二沟槽的底面；

通过N型或P型离子原位掺杂的方式在所述第三沟槽中依次形成第一半导体材料层、防止穿通扩散层和扩散抑制层，并进一步在所述第三沟槽中的所述扩散抑制层的表面上形成填满所述第三沟槽的第二半导体材料层，以形成所述半导体器件所需的鳍结构；

采用刻蚀工艺回刻蚀所述第二沟槽隔离结构，直至使剩余的所述第二沟槽隔离结构的顶面低于所述防止穿通扩散层的顶面。

可选的，所述半导体衬底可以为具有深阱层的体硅衬底，或者可以为具有自下而上依次堆叠的底部半导体层、绝缘埋层和顶部半导体层的衬底。

可选的，当所述半导体衬底为具有深阱层的体硅衬底时，形成所述第三沟槽的步骤，可以包括：