[发明专利]一种基于UVM和VIP的UART模块级验证平台

说明书

本发明涉及一种基于UVM和VIP的UART模块级验证平台，包括顶层test_top层，待测设计DUT，DUT接口模块APB interface和UART interface，测试用例层base_test，验证环境层basic_env，VIP提供的abp_env和uart_env，接口监视模块apb_env_monitor，用于存储数据的apb_scb_fifo和uart_scb_fifo以及数据比对模块scoreboard。本发明的验证对象为APB UART模块，所搭建的结合VIP的UVM平台能以较高的效率，较低的成本进行UART模块的功能验证工作。

技术领域

本发明涉及芯片功能的验证技术领域，尤其是指一种基于UVM和VIP的UART模块级验证平台，可用于测试UART模块中数据的发送与接收功能，同时对比数据判断收发数据的正确性。

背景技术

当今集成电路不断的向轻，薄，小方向发展，结构越来越复杂，所需的集成度发展随之上升。作为现代数字集成电路设计中不可或缺且至关重要的一环，芯片验证技术通过在流片之前发现代码设计BUG并解决设计缺陷，有效的提高了流片的成功率，因此验证技术需要随着芯片的发展而提高。早期的验证方法采用Verilog语言进行平台的搭建，重用性较差，且很难实现最大程度的功能覆盖，人为的逐个构造测试用例很容易引入错误，费时费力。此时需要引入高级的Systemverilog语言，该语言兼容Verilog，将硬件描述语言(HDL)和现代的高层级验证语言(HVL)结合了起来，同时它集成了面向对象编程、动态线程和线程间通信等特性，也为验证提供了如带约束的随机激励和功能覆盖率等功能。另外，Systemverilog语言可以和芯片验证方法学结合在一起，增强模块的复用性以及提高芯片的开发效率。

2000年Cadence采用E语言来进行激励产生，自动对比和覆盖率模型的搭建，这标志着业界开始使用面向对象语言进行测试平台的搭建。而后经历了开放验证方法学(openverification methodology，OVM)、验证方法学手册 (verification methodologymanual，VMM)和如今的UVM(Universal Verification Methodology)几个阶段。UVM是在2011年由Accellera公司推出的，并得到了三大电子设计自动化 (electronic designauto-mation，EDA)厂商支持。UVM前身是OVM，基本上继承了OVM的功能且采纳了VMM中的寄存器解决方案RAL。因此UVM代表了验证方法学的发展方向。

为了提高验证工作的方便性及验证环境的可重用性，EDA厂商推出了VIP(Verification IP)。VIP是一种验证模型及完善的环境，有助于确认IP功能的正确性，同时可以显著提高验证人员的工作效率，减少搭建验证环境时间。基于Systemverilog的VIP使得验证人员可以快速容易地创建直接测试场景和测试用例来找出RTL代码初期的功能性缺陷，从而降低了验证的时间成本。VIP融合了多种协议技术，并能够提供成功进行SoC验证所需的激励发生、响应创建和总线接口协议检查等功能。

发明内容

为此，本发明所要解决的技术问题在于克服现有技术中UART模块在验证方面的缺陷的问题，从而提供一种基于UVM和VIP的UART模块级验证平台，验证对象选择APB UART，并提供UVM验证平台以及Synopsys提供的VC VIP作为验证组件进行较高效率，较为可靠的验证UART模块的数据收发情况。

为解决上述技术问题，本发明的一种基于UVM的APB UART模块的验证平台，该平台包括最顶层的TOP层，用于最顶层模块的例化，主要包括以下组件：

待测设计DUT，在本例中使用UART模块作为DUT；

DUT接口模块APB interface和UART interface，包含所有需要用到的待测设计DUT接口信号的定义，用于验证平台和待测设计DUT的数据通信；

测试用例层base_test，用于创建不同的验证环境以及产生不同的测试激励；