[发明专利]浮栅型分栅闪存器件及其制造方法在审
申请号: | 202111370370.0 | 申请日: | 2021-11-18 |
公开(公告)号: | CN114038855A | 公开(公告)日: | 2022-02-11 |
发明(设计)人: | 许昭昭 | 申请(专利权)人: | 华虹半导体(无锡)有限公司 |
主分类号: | H01L27/11521 | 分类号: | H01L27/11521;H01L27/11517 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 刘昌荣 |
地址: | 214028 江*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 浮栅型分栅 闪存 器件 及其 制造 方法 | ||
1.一种浮栅型分栅闪存器件,其特征在于,其包括P型阱、选择栅氧化层、选择栅多晶硅层、多晶硅间ONO层、第二控制栅多晶硅层、硬质掩膜层、浮栅介质层、第二浮栅多晶硅层、第二LDD区、第五侧墙介质层、第六侧墙介质层、源漏区,选择栅氧化层、选择栅多晶硅层依次位于P型阱上,硬质掩膜层位于选择栅多晶硅层的上面,浮栅介质层沉积在硬质掩膜层、选择栅氧化层、选择栅多晶硅层、P型阱上,第二浮栅多晶硅层位于多晶硅间ONO层和浮栅介质层之间,第二控制栅多晶硅层位于多晶硅间ONO层的外侧,第二LDD区、源漏区都位于P型阱的两侧顶部,第五侧墙介质层、第六侧墙介质层依次位于第二控制栅多晶硅层的外侧。
2.如权利要求1所述的浮栅型分栅闪存器件,其特征在于,所述第二控制栅多晶硅层和第二浮栅多晶硅层均为侧墙型多晶硅。
3.如权利要求1所述的浮栅型分栅闪存器件,其特征在于,所述多晶硅间ONO层包括第二氧化硅层、第二氮化硅层、第三氧化硅层,第二氮化硅层位于第二氧化硅层和第三氧化硅层之间。
4.如权利要求1所述的浮栅型分栅闪存器件,其特征在于,所述多晶硅间ONO层的形状为U形状。
5.如权利要求1所述的浮栅型分栅闪存器件,其特征在于,所述浮栅介质层采用氧化硅。
6.一种浮栅型分栅闪存器件的制造方法,其特征在于,其包括以下步骤:
步骤十一,在P型衬底上注入形成P型阱,P型阱上依次形成选择栅氧化层、选择栅多晶硅层、硬质掩膜层;
步骤十二,沉积形成第四侧墙介质层,以侧墙介质层和硬质掩膜层为硬质掩膜层自对准依次各向异性刻蚀选择栅氧化层、选择栅多晶硅层;
步骤十三,依次沉积形成浮栅介质层、第二浮栅多晶硅层,光刻选择性刻蚀在器件的宽度方向上将浮栅形成相互隔离的浮栅多晶硅块,再沉积形成控制栅与浮栅之间的多晶硅间ONO层;
步骤十四,沉积形成第二控制栅多晶硅层并各向异性刻蚀第二控制栅多晶硅层;
步骤十五,依次各向异性刻蚀控制栅与浮栅之间的多晶硅间ONO层、第二浮栅多晶硅层,并进行LDD注入形成第二LDD区;
步骤十六,沉积并刻蚀形成第五侧墙介质层和第六侧墙介质层,进行源漏重掺杂注入形成源漏区。
7.如权利要求6所述的浮栅型分栅闪存器件的制造方法,其特征在于,所述步骤十一光刻定义出硬质掩膜层的形貌,并去除光刻胶。
8.如权利要求6所述的浮栅型分栅闪存器件的制造方法,其特征在于,所述步骤十三、步骤十四、步骤十六都采用化学气相沉积工艺进行沉积。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的