[发明专利]一种半导体器件及制备方法

说明书

本申请提供一种半导体器件及制备方法，涉及半导体技术领域，方法包括：在衬底上形成半导体叠层，半导体叠层包括源极区域、漏极区域和栅极区域；在半导体叠层的栅极区域形成P型层；在半导体叠层的源极区域和漏极区域分别形成源极欧姆金属和漏极欧姆金属；在半导体叠层的栅极区域形成与P型层接触的栅极金属。通过P型层能够辅助栅帽对电场进行有效调制，进而有效降低C_gd和C_gs，实现电场调制与C_gd和C_gs之间的平衡。当P型层位于栅下，可以有效的屏蔽沟道处来自漏极的电势线，同时，由于P型层的设置，还可以扩大栅下的耗尽区，从而缓解栅周围的电场峰值，提高器件的耐压。

技术领域

本申请涉及半导体技术领域，具体而言，涉及一种半导体器件及制备方法。

背景技术

对于射频GaN器件，在高频工作下，寄生电容对器件的射频性能有着显著影响，其中栅源之间的寄生电容（C_gs）、栅漏之间的寄生电容（C_gd）的大小，对器件的射频性能有着重要的影响。因此，通常来讲需要降低C_gs和C_gd从而提高器件射频性能。

现有器件为保证电场调制，通常需要使得栅帽体积较大，但是由于栅帽体积较大，继而会增加C_gs和C_gd，使得器件射频性能受到影响。此外，现有器件通常通过制作源极场板来屏蔽来自介质层内的电势线，但是对于沟道处来自漏极的电势线屏蔽效果较差。

发明内容

本申请的目的在于，针对上述现有技术中的不足，提供一种半导体器件及制备方法，能够在电场调制和降低C_gs、C_gd之间达到较好的平衡，同时，有效屏蔽沟道处来自漏极的电势线。

为实现上述目的，本申请实施例采用的技术方案如下：

本申请实施例的一方面，提供一种半导体器件制备方法，方法包括：在衬底上形成半导体叠层，半导体叠层包括源极区域、漏极区域和栅极区域；在半导体叠层的栅极区域形成P型层；在半导体叠层的源极区域和漏极区域分别形成源极欧姆金属和漏极欧姆金属；在半导体叠层的栅极区域形成与P型层接触的栅极金属。

可选的，在半导体叠层的栅极区域形成与P型层接触的栅极金属包括：在P型层、源极欧姆金属和漏极欧姆金属上形成钝化层；刻蚀钝化层形成位于栅极区域的栅极窗口；通过栅极窗口形成与P型层接触的栅极金属。

可选的，通过栅极窗口形成与P型层接触的栅极金属包括：在栅极窗口内露出的P型层上形成栅极金属。

可选的，通过栅极窗口形成与P型层接触的栅极金属包括：刻蚀栅极窗口内露出的P型层形成刻蚀槽，刻蚀槽的深度小于P型层的厚度；通过刻蚀槽形成栅极金属。

可选的，通过栅极窗口形成与P型层接触的栅极金属包括：刻蚀栅极窗口内露出的P型层形成刻蚀通孔，刻蚀通孔的深度大于或等于P型层的厚度；通过刻蚀通孔形成与半导体叠层接触的栅极金属。

可选的，在通过栅极窗口形成与P型层接触的栅极金属之后，方法还包括：在栅极金属上形成介质层；刻蚀介质层分别形成位于源极区域的源极窗口和位于漏极区域的漏极窗口；分别在源极窗口和漏极窗口形成源极互连金属和漏极互连金属。

可选的，在栅极金属上形成介质层之后，方法包括：在介质层上形成源极场板金属。

可选的，P型层的厚度为1Å至100μm，P型层的掺杂浓度为1e10 cm^-3至1e19 cm^-3。

本申请实施例的另一方面，提供一种半导体器件，包括：衬底；设置于衬底上的半导体叠层，半导体叠层包括源极区域、漏极区域和栅极区域；设置于半导体叠层的栅极区域的P型层以及与P型层接触的栅极金属；设置于半导体叠层的源极区域的源极欧姆金属；设置于半导体叠层的漏极区域的漏极欧姆金属。