[发明专利]一种3d堆叠芯片的键合键布设结构

说明书

本申请公开了一种3d堆叠芯片的键合键布设结构，包括上下位置堆叠设置的SPAD芯片和逻辑芯片，SPAD芯片包括多个SPAD单元，每个SPAD单元中对应布设多个第一键合键，逻辑芯片包括与SPAD单元数量相同的淬灭复位电路单元，淬灭复位电路单元的面积小于SPAD单元的面积，每个淬灭复位电路单元中对应布设至少一个第二键合键，每个淬灭复位电路单元通过至少一个第二键合键与对应的SPAD单元的至少一个第一键合键电连接，其中，用于电连接的第一键合键为有效第一键合键，用于电连接的第二键合键为有效第二键合键。该结构的改进能够使得光子感测芯片的芯片面积利用率更高，光子感测芯片面积变小。

技术领域

本申请涉及光子感测芯片设计技术领域，尤其涉及一种3d堆叠芯片的键合键布设结构。

背景技术

TOF(Time of Flight，飞行时间)技术用于各种电子设备中，诸如手机、数码相机、汽车、医学成像设备、安全系统，以及用于增强现实、虚拟现实等应用中，属于光学测距领域中的技术。应用了该TOF技术的光子感测芯片通常包括光电探测器阵列和逻辑电路。其中，可用于图像传感器的一种光电探测器类型是SPAD（Single Photon Avalanche Diode，单光子雪崩二极管）。SPAD区域为光敏区，它被配置为检测光子并且发信号通知光子的到达时间，以实现测距的目的。

SPAD区域中SPAD单元的尺寸一般大于 10μm，集成难度高难以小型化。目前为了减小光子感测芯片的面积，将光子感测芯片分为光电二极管阵列芯片和逻辑芯片两个芯片，采用3d堆叠技术制造光子感测芯片。然而即使采用该3d堆叠技术，最终得到的光子感测芯片面积依然较大。

发明内容

有鉴于此，本申请实施例提供了一种3d堆叠芯片的键合键布设结构，用以解决目前光子感测芯片面积较大的问题。

本申请实施例提供了一种3d堆叠芯片的键合键布设结构：包括上下位置堆叠设置的SPAD芯片和逻辑芯片，所述SPAD芯片包括多个SPAD单元，所述SPAD单元中包括多个第一键合键，所述逻辑芯片包括与所述SPAD单元数量相同的淬灭复位电路单元，每个所述淬灭复位电路单元通过至少一个所述第二键合键与对应的所述SPAD单元的至少一个所述第一键合键电连接，其中，用于电连接的所述第一键合键为有效第一键合键，用于电连接的所述第二键合键为有效第二键合键。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，同一行的所述淬灭复位电路单元的所述有效第二键合键布设在相同的一行或N行上，同一列的所述淬灭复位电路单元的所述有效第二键合键布设在相同的一列或N列上，其中N1。

本申请实施例中，处于同一行或同一列的淬灭复位电路单元，其有效第二键合键也设置于同一行、N行上或同一列、N列上，这样可使得淬灭复位电路单元的端口与有效第二键合键之间的金属连线的走势一致，可防止金属连线的交叉，让金属连线的布设更为简单。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述布设结构还包括：每个所述淬灭复位电路单元的端口选择至少与距离所述端口最近的或较近的一个或多个所述第二键合键电连接，其中，在所述第二键合键的选取阶段，在剩余未选取的所述第二键合键中，选取距离所述淬灭复位电路单元的端口最近的所述第二键合键作为与所述淬灭复位电路单元的端口电连接的所述第二键合键。

本申请实施例中，采用就近选取的方式，能够简化淬灭复位电路单元的端口与有效第二键合键之间的金属连线，使得该光子感测芯片在键合键布设时会更加简易。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，相邻两个所述SPAD单元中心之间的间隔距离为相邻两个所述第一键合键中心之间的间隔距离的整数倍。

本申请实施例中，可让第一键合键均匀分布在SPAD单元中，在SPAD芯片和逻辑芯片进行3d堆叠时，使得得到的光子感测芯片更加结实紧密。