[发明专利]数据包处理方法、装置、计算机设备及可读存储介质

说明书

本申请提供了一种数据包处理方法、装置、计算机设备及可读存储介质，该方法包括：获取当前接收到的数据包的序列号以及有效载荷长度；根据预期序列号以及所述接收到的数据包的序列号，确定是否输出所述接收到的数据包；若确定不输出所述接收到的数据包，则根据存储器的存储容量、所述接收到的数据包的序列号以及有效载荷长度，将所述接收到的数据包存储至所述存储器中的目标存储段中；若确定输出所述接收到的数据包，则输出所述接收到的数据包，并根据所述接收到的数据包的序列号和有效载荷长度更新所述预期序列号。该方法无需增加额外的乱序参数表即可实现数据包的乱序重组，避免了处理时延的发生以及存储资源的占用。

技术领域

本申请涉及计算机技术领域，具体而言，涉及一种数据包处理方法、装置、计算机设备及可读存储介质。

背景技术

现场可编程逻辑门阵列（Field Programmable Gate Array，简称FPGA）作为一种可编程的器件，可以通过编程实现各种功能。例如，FPGA可以代替网卡实现以太网通信的功能。又例如，FPGA可以通过对网络数据的编辑和处理实现更丰富的功能。在以太网通信中，很多数据是通过传输控制协议（Transmission Control Protocol，简称TCP）进行传输，TCP数据包（以下简称数据包）是有序的，但是由于网络环境因素导致的丢包、重传等，会使得接收到数据包的顺序发生错乱，或者收到重复的数据包或者重叠的数据包。因此，当FPGA实现涉及数据包处理的功能时，就需要FPGA在进行后续数据编辑和处理之前，将收到的乱序数据包重组为正常顺序数据包。

现有技术中，FPGA在进行乱序重组时，会把乱序的数据包存储在FPGA的内部随机存取存储器（Random Access Memory，简称RAM）中，同时，利用一个额外的乱序参数表来决定读取顺序。其中，乱序参数表中记录了每个乱序数据包的序列号、长度、数据包在RAM中的地址映射等信息。乱序参数表通常可以使用链表、哈希表或内容寻址存储器（ContentAddressable Memory，简称CAM）等形式。

但是，使用现有技术的方法，需要依赖额外的乱序参数表进行数据包重组，而对乱序参数表的访问会增加的额外的处理时延，同时，乱序参数表还会占用较大的存储资源。

发明内容

本申请的目的在于，针对上述现有技术中的不足，提供一种数据包处理方法、装置、计算机设备及可读存储介质，以解决现有技术中使用乱序参数表所造成的处理时延过长以及占用较大资源的问题。

为实现上述目的，本申请实施例采用的技术方案如下：

第一方面，本申请提供一种数据包处理方法，包括：

获取当前接收到的数据包的序列号以及有效载荷长度；

根据预期序列号以及所述接收到的数据包的序列号，确定是否输出所述接收到的数据包，其中，所述预期序列号用于指示当前待输出的数据包的序列号；

若确定不输出所述接收到的数据包，则根据存储器的存储容量、所述接收到的数据包的序列号以及有效载荷长度，将所述接收到的数据包存储至所述存储器中的目标存储段中，并将所述目标存储段中每个存储地址的存储标记更新为已存储，其中，所述目标存储段的存储地址的数量为所述有效载荷长度；

若确定输出所述接收到的数据包，则输出所述接收到的数据包，并根据所述接收到的数据包的序列号和有效载荷长度更新所述预期序列号，得到新的所述预期序列号。

在一种可能的实现方式中，所述根据预期序列号以及所述接收到的数据包的序列号，确定是否输出所述接收到的数据包，包括：

确定所述预期序列号与所述接收到的数据包的序列号的实际差值；

若所述实际差值等于零，则确定输出所述接收到的数据包；

若所述实际差值小于零，则确定不输出所述接收到的数据包。