[发明专利]半导体器件

说明书

本公开涉及半导体器件。多个非易失性存储器单元被用于实现神经网络电路中的突触。一种半导体器件包括存储器单元阵列，在该存储器单元阵列中，多个非易失性存储器单元布置成阵列。多个非易失性存储器单元中的每个非易失性存储器单元具有：在Y方向上延伸的控制栅极电极和存储器栅极电极；漏极区；以及源极区。多个漏极区中的每个漏极区电连接到在Y方向上延伸的位线，并且多个源极区中的每个源极区电连接到在X方向上延伸的源极线。

相关申请的交叉引用

本申请要求于2020年11月10日提交的日本专利申请号2020-186941的优先权，其内容通过引用并入本申请。

技术领域

本发明涉及一种半导体器件，例如具有多个非易失性存储器单元的半导体器件。

背景技术

近年来，人工智能的发展令人瞩目，并且搭载有人工智能的各种设备开始普及。有很多已知的称为机器学习的人工智能方法，其中之一是一种使用神经网络的方法。神经网络是一种用人工神经元的数学模型来表示神经细胞(神经元)和由它们在人脑中的连接组成的神经回路网络的网络。

例如，专利文献1(日本未审查专利申请公开号2018-195285)公开了诸如ReRAM(电阻式随机存取存储器)等非易失性存储器单元被用作用于实现神经网络电路的器件。

此外，专利文献2(日本未审查专利申请公开号2006-100531)公开了作为非易失性存储器单元的示例的闪存或EEPROM(电可擦除可编程只读存储器)，并且公开了MONOS(金属氧化物氮化物氧化物半导体)型存储器单元。

发明内容

在神经元中，信息是通过使用电信号作为传输手段来传输的。此时，信息传输的容易程度取决于要作为信息传输的键合部分的突触的键合强度(连接强度)而变化。

当使用如专利文献2等其中MONOS型存储器单元布置成阵列的存储器单元阵列来尝试构建神经网络电路时，需要对每个存储器单元进行加权以构造具有不同键合强度的突触。为此，需要按位写入操作和擦除操作。

图1示出了常规技术中的如专利文献2等存储器单元阵列MCA的平面图。图2示出了被选择的非易失性存储器单元MC的写入电压、擦除电压和读取电压的每个值；以及未选择的非易失性存储器单元MC的写入电压的值。

如图1所示，要作为字线的控制栅极电极CG、形成在电荷存储层上的存储器栅极电极MG、和源极线SL在同一Y方向上延伸。因此，连接到同一控制栅极电极CG和存储器栅极电极MG的多个存储器单元MC也连接到同一源极线SL。

因此，对连接到同一控制栅极电极CG和存储器栅极电极MG的多个存储器单元MC同时执行擦除操作，并且擦除操作被执行作为所谓的字线批量擦除。即，由于无法执行逐位擦除操作，因此无法对每个存储器单元MC进行加权。

本申请的主要目的是利用多个非易失性存储器单元MC来实现神经网络电路中的突触。通过本说明书和附图的描述，其他问题和新颖特征将变得明显。

根据一个实施例，一种半导体器件具有存储器单元阵列，在该存储器单元阵列中，多个非易失性存储器单元布置成阵列。多个非易失性存储器单元中的每个非易失性存储器单元具有第一栅极电介质膜、具有电荷存储层的第二栅极电介质膜、第一栅极电极、第二栅极电极、漏极区和源极区。这里，多个第一栅极电极和多个第二栅极电极每个在平面图中在第一方向上延伸并且在平面图中在与第一方向相交的第二方向上彼此相邻。多个漏极区中的每个漏极区电连接到在第一方向上延伸的位线，并且多个源极区中的每个源极区电连接到在第二方向上延伸的源极线。

根据一个实施例，神经网络电路中的突触可以通过使用多个非易失性存储器单元来实现。

附图说明

图1是示出常规技术中的存储器单元阵列的平面图；