[发明专利]开关电容阵列芯片间时间差的校正方法、装置及存储介质

权利要求书

1.一种开关电容阵列芯片间时间差的校正方法，其特征在于，包括：

利用FPGA同时扇出多个相位一致的时钟信号，并将多个所述时钟信号分别输入至对应的开关电容阵列芯片中；

通过每一开关电容阵列芯片对接收到的时钟信号进行模拟采样，并进行模数变换后获得数字化时钟信号；

利用所述FPGA对所述数字化时钟信号进行在线计算对应获得每一所述开关电容阵列芯片的定时时间，进而获得每一所述开关电容阵列的校正系数，基于所述校正系数对相应所述开关电容阵列芯片的定时时间进行校正。

2.根据权利要求1所述的开关电容阵列芯片间时间差的校正方法，其特征在于，所述利用FPGA同时扇出多个相位一致的时钟信号包括：

利用所述FPGA产生与其中的时钟信号输出通道相对应的时钟信号；

根据所述FPGA中不同时钟信号输出通道的延迟差异，利用所述FPGA中的混合时间管理器对每一时钟信号输出通道中时钟信号的相位进行调控，以使每一时钟信号输出通道管脚处输出的时钟信号的相位一致。

3.根据权利要求2所述的开关电容阵列芯片间时间差的校正方法，其特征在于，所述FPGA中的每一时钟信号输出通道的管脚与对应的所述开关电容阵列芯片的输入引脚通信连接，各时钟信号输出通道的管脚与对应的开关电容阵列芯片的输入引脚间的通信距离相等。

4.根据权利要求2或3所述的开关电容阵列芯片间时间差的校正方法，其特征在于，所述利用所述FPGA对所述数字化时钟信号进行在线计算对应获得每一所述开关电容阵列芯片的定时时间，包括：

重复以下步骤获得每一开关电容阵列芯片与测量次序相对应的定时时间：同时测量每一开关电容阵列芯片获得与每一开关电容阵列对应的数字化时钟信号，进而计算获得每一开关电容阵列芯片当前测量次序对应的定时时间。

5.根据权利要求4所述的开关电容阵列芯片间时间差的校正方法，其特征在于，所述进而获得每一所述开关电容阵列的校正系数，包括：

将任一开关电容阵列芯片与测量次序相对应的定时时间作为参考时间；

针对第一开关电容阵列芯片，按照相同测量次序将该第一开关电容阵列芯片对应的定时时间与所述任一开关电容阵列芯片对应的定时时间对应做差，进而获得所述第一开关电容阵列芯片对应的多个时间差；所述第一开关电容阵列芯片为除所述任一开关电容阵列芯片之外的其他开关电容阵列芯片中的每一开关电容阵列芯片；

将每一第一开关电容阵列芯片的多个时间差求平均获得每一所述第一开关电容阵列芯片的校正系数。

6.根据权利要求1所述的开关电容阵列芯片间时间差的校正方法，其特征在于，还包括：

将每一所述开关电容阵列芯片的校正系数存储于所述FPGA的存储器中，根据存储的所述校正系数相应的对每一开关带电容阵列芯片的定时时间进行自动校正。

7.根据权利要求4所述的开关电容阵列芯片间时间差的校正方法，其特征在于，所述FPGA通过前沿定时算法对所述数字化时钟信号进行在线计算对应获得每一所述开关电容阵列芯片的定时时间，或者，

所述FPGA通过数字恒比定时算法对所述数字化时钟信号进行在线计算对应获得每一所述开关电容阵列芯片的定时时间。

8.一种开关电容阵列芯片间时间差的校正装置，其特征在于，包括FPGA、模数转换电路；

所述FPGA与多个开关电容阵列芯片通信连接，用于同时扇出多个相位一致的时钟信号，并将多个所述时钟信号分别输入至对应的开关电容阵列芯片中；

所述每一开关电容阵列芯片对接收到的时钟信号进行模拟采样，所述模数转换电路对模拟采样获得的信号进行模数变换后获得数字化时钟信号；

所述FPGA对所述数字化时钟信号进行在线计算对应获得每一所述开关电容阵列芯片的定时时间，进而获得每一所述开关电容阵列的校正系数，基于所述校正系数对相应所述开关电容阵列芯片的定时时间进行校正。