[发明专利]分组密码算法的硬件控制系统

权利要求书

1.一种实现分组密码算法的硬件控制系统，其特征在于，包括；

密钥扩展模块，包括用于接收外部密钥输入的密钥数据输入接口Key_in、开始信号输入接口KE_star_in、扩展完成信号输出接口KE_done_out、轮密钥输出接口rkey_out以及用于轮密钥扩展运算的轮密钥扩展运算单元；所述轮密钥扩展运算单元连接所述密钥数据输入接口Key_in、开始信号输入接口KE_star_in、扩展完成信号输出接口KE_done_out以及轮密钥输出接口rkey_out；

流程调度模块，包括用于接收外部加解密启动信号的启动信号输入接口start_in、与所述开始信号输入接口KE_star_in连接的密钥扩展开始信号输出接口KE_start_out、缓存管理输出接口BFI_ctl_out、以及N个密码运算启动信号输出接口JM_start_out，所述流程调度模块还包括配置信息输入接口Config_inf_in和轮密钥缓存管理输出接口BFC_ctl_out，所述密钥扩展模块包括轮密钥输出接口rkey_out；

轮密钥/配置信息缓存模块，包括与外部配置/加密模式输入接口连接的配置输入接口Mode_in、与所述轮密钥输出接口rkey_out连接的轮密钥输入接口rkey_in，与所述配置信息输入接口Config_inf_in连接的配置信息输出接口Config_inf_out，与所述轮密钥缓存管理输出接口BFC_ctl_out连接的轮密钥缓存管理输入接口BFC_ctl_in与n个加/解密模块MM一一对应连接的轮密钥输出接口BF_rk_out，其中，所述轮密钥/配置信息缓存模块根据接受到的配置/加密模式信息、轮密钥、缓存管理信号完成相应功能，具体包括：输入轮密钥缓存、输入配置/加密模式信息缓存、缓存轮密钥输出、缓存配置/加密模式信息输出；

加解密处理模块，包括n个加/解密模块MM，其中，n为正整数，其值根据具体场合下数据流速度通过输入配置信息确定，n个所述加/解密模块MM与所述N个密码运算启动信号输出接口JM_start_out一一对应连接，所述n个加/解密模块MM根据输入的密码运算启动信号并行进行加/解密运算；每个加/解密模块内包含x组加/解密运算单元，其中，x为正整数，其值根据具体分组密码算法参数、用户对处理资源和速度要求确定；

输入数据缓存模块，包括用于接收外部数据输入的数据输入接口DATA_in，与所述缓存管理输出接口BFI_ctl_out连接的缓存管理输入接口BFI_ctl_in，与n个所述加/解密模块MM一一对应连接的N个数据输出接口BF_dout；

输出数据缓存模块，与所述加解密处理模块连接，用于对所述加解密处理模块处理后的数据进行缓存存储并输出。

2.根据权利要求1所述的实现分组密码算法的硬件控制系统，其特征在于，还包括输出数据管理模块；

所述流程调度模块还包括输出反馈输入接口OC_back_in；

所述输出数据管理模块，包括与所述输出反馈输入接口OC_back_in连接的输出反馈输出信号OC_back_out、与n个所述加/解密模块MM一一对应连接的N个运算状态输入接口MM_inf_in、以及与所述输出数据缓存模块连接的输出缓存管理输出接口BFO_ctl_out。

3.根据权利要求1或2所述的实现分组密码算法的硬件控制系统，其特征在于，所述输出数据缓存模块以及所述输入数据缓存模块均包括寄存器、加法器、D触发器、比较电路、RAM存储器和/或其他能够根据时钟脉冲进行读写数据操作的存储器、时序逻辑电路和/或组合逻辑电路。

4.根据权利要求1所述的实现分组密码算法的硬件控制系统，其特征在于，所述密钥扩展模块包括密钥扩展轮运算调度逻辑单元、循环入口选择逻辑电路if1、循环出口判断逻辑电路if2和p组轮密钥扩展运算单元，且p组所述轮密钥扩展运算单元须进行q次循环运算，其中p、q为正整数；数量p与次数q须满足数量关系：p×q＝分组密码算法轮密钥扩展运算轮数。