[发明专利]数据输出装置以及包括数据输出装置的半导体装置

说明书

一种半导体装置，包括存储器控制器和数据存储，该数据存储被配置成与从存储器控制器提供的时钟信号同步地输入和输出数据。数据存储包括存储器单元阵列和数据输出装置，该数据输出装置被配置成：在第一时钟的低电平时段和第二时钟的低电平时段期间，通过感测读取数据的逻辑电平来从存储器单元阵列输出读取数据，第一时钟是时钟信号的分频时钟的反相信号，第二时钟具有从分频时钟的设定相位延迟量。

相关申请的交叉引用

本申请要求于2021年1月11日在韩国知识产权局提交的韩国专利申请号10-2021-0003121的优先权，上述申请通过整体引用并入本文。

技术领域

各种实施例可以总体涉及半导体装置，并且更具体地，涉及半导体装置和包括数据输出装置的半导体装置。

背景技术

随着对高速半导体系统的需求，已经对构成半导体系统的半导体装置的高速操作以及半导体装置之间的高速数据传输和接收进行了研究。

为了改进半导体装置的操作速度，半导体装置与从半导体装置外部施加的时钟信号同步地操作。

随着时钟信号的速度增加，可以提高半导体装置的操作速度。然而，随着时钟信号的频率增加，难以准确地将半导体装置与时钟信号同步。

发明内容

在本公开的一个实施例中，半导体装置可以包括：存储器控制器和数据存储，该数据存储被配置成与从存储器控制器提供的时钟信号同步地输入和输出数据。数据存储包括存储器单元阵列和数据输出装置，该数据输出装置被配置成：在第一时钟的低电平时段和第二时钟的低电平时段期间，通过感测读取数据的逻辑电平来从存储器单元阵列输出读取数据，第一时钟是时钟信号的分频时钟的反相信号，第二时钟具有从分频时钟的设定相位延迟量。

在本公开的一个实施例中，数据输出装置可以包括：时钟生成电路，该时钟生成电路被配置成响应于从外部设备提供的时钟信号，生成具有彼此不同的相位的多个分频时钟；触发电路，该触发电路被配置成：从存储器单元阵列接收读取数据，并且在第一时钟的低电平时段和第二时钟的低电平时段期间，根据读取数据的逻辑电平输出驱动信号，第一时钟是多个分频时钟中的每个分频时钟的反相信号，第二时钟从分频时钟被延迟设定相位延迟量；以及数据输出驱动器，被配置成：通过根据驱动信号的逻辑电平驱动读取数据来生成输出数据。

附图说明

从以下结合附图的详细描述中，将更清楚地理解本公开的主题的上述和其他的方面、特征和优点，其中：

图1是图示根据本公开的一个实施例的半导体装置的配置的图；

图2是图示根据本公开的一个实施例的半导体存储器设备的配置的图；

图3是图示根据本公开的实施例的数据输出装置的配置的图；

图4是图示根据本公开的实施例的触发电路的配置的图；

图5是图示根据本公开的一个实施例的锁存电路的配置的图；

图6是说明根据本公开的一个实施例的数据输出装置的操作的定时图；以及

图7是说明根据本公开的实施例的数据感测定时的定时图。

具体实施方式

参考附图描述本教导的各种实施例。附图是各种实施例(和中间结构)的示意性图示。因此，可以预期由于例如制造技术和/或公差而导致的、图示的配置和形状的变化。因此，所描述的实施例不应当被解释为限于本文所示的特定配置和形状，而是可以包括不脱离如所附权利要求中限定的本教导的精神和范围的、配置和形状的偏差。