[发明专利]一种屏蔽栅沟槽MOSFET及其制作方法在审
| 申请号: | 202111186022.8 | 申请日: | 2021-10-12 |
| 公开(公告)号: | CN114023647A | 公开(公告)日: | 2022-02-08 |
| 发明(设计)人: | 金梦静;石磊 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
| 主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L29/06;H01L29/786 |
| 代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 戴广志 |
| 地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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| 摘要: | |||
| 搜索关键词: | 一种 屏蔽 沟槽 mosfet 及其 制作方法 | ||
1.一种屏蔽栅沟槽MOSFET的制作方法,其特征在于,至少包括以下步骤:
步骤一、提供衬底,所述衬底表面形成有外延层;
步骤二、采用光刻刻蚀工艺在所述外延层中形成沟槽;
步骤三、在所述沟槽的底部表面和侧面形成底部介质层,所述底部介质层未将所述沟槽完全填充而在所述沟槽的中央区域形成间隙区;
步骤四、进行多晶硅淀积将所述沟槽中的间隙区完全填充;
步骤五、对所述多晶硅进行回刻形成屏蔽栅;
步骤六、对所述沟槽中的所述底部介质层进行刻蚀,刻蚀后所述底部介质层的顶部高度低于所述屏蔽栅的顶部高度;
步骤七、形成覆盖所述沟槽的介质隔离层,所述介质隔离层的介电常数小于3.9;
步骤八、对所述介质隔离层进行回刻形成顶部沟槽;
步骤九、在所述顶部沟槽的侧壁上形成栅介质层,并在所述顶部沟槽中填充多晶硅形成多晶硅栅。
2.如权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,屏蔽栅沟槽MOSTET为N型器件,第一导电类型为N型,第二导电类型为P型,所述衬底为N型掺杂。
3.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,屏蔽栅沟槽MOSTET为P型器件,第一导电类型为P型,第二导电类型为N型,所述衬底为P型掺杂。
4.根据权利要求1-3所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤一中所述衬底为硅衬底。
5.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤三中所述底部介质层为氧化层。
6.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤七中所述介质隔离层包括碳掺杂的氧化硅。
7.根据权利要求6所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,所述碳掺杂的氧化硅的形成方法包括:采用化学气相沉积法在生长氧化硅过程中引入甲基。
8.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤八中回刻蚀的所述介质隔离层不超过所述屏蔽栅的顶部。
9.一种采用权利要求1至8中任一项所述的屏蔽栅沟槽MOSFET的制作方法形成的屏蔽栅沟槽MOSFET,其特征在于,至少包括:
衬底;
形成于所述衬底表面的外延层;
形成于所述外延层中的沟槽;
形成于所述沟槽中的屏蔽栅;
形成于所述屏蔽栅侧壁及底部紧贴所述沟槽内壁的底部介质层,所述屏蔽栅的顶部高度高于所述底部介质层顶部的高度;
形成于所述屏蔽栅顶部和所述底部介质层顶部的介质隔离层,所述介质隔离层的介电常数小于3.9;以及
形成于所述沟槽中且位于所述介质隔离层上方的多晶硅栅,所述多晶硅栅侧壁设有栅介质层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





