[发明专利]一种屏蔽栅沟槽MOSFET及其制作方法在审

专利信息
申请号: 202111186022.8 申请日: 2021-10-12
公开(公告)号: CN114023647A 公开(公告)日: 2022-02-08
发明(设计)人: 金梦静;石磊 申请(专利权)人: 上海华虹宏力半导体制造有限公司
主分类号: H01L21/336 分类号: H01L21/336;H01L29/06;H01L29/786
代理公司: 上海浦一知识产权代理有限公司 31211 代理人: 戴广志
地址: 201203 上海市浦东*** 国省代码: 上海;31
权利要求书: 查看更多 说明书: 查看更多
摘要:
搜索关键词: 一种 屏蔽 沟槽 mosfet 及其 制作方法
【权利要求书】:

1.一种屏蔽栅沟槽MOSFET的制作方法,其特征在于,至少包括以下步骤:

步骤一、提供衬底,所述衬底表面形成有外延层;

步骤二、采用光刻刻蚀工艺在所述外延层中形成沟槽;

步骤三、在所述沟槽的底部表面和侧面形成底部介质层,所述底部介质层未将所述沟槽完全填充而在所述沟槽的中央区域形成间隙区;

步骤四、进行多晶硅淀积将所述沟槽中的间隙区完全填充;

步骤五、对所述多晶硅进行回刻形成屏蔽栅;

步骤六、对所述沟槽中的所述底部介质层进行刻蚀,刻蚀后所述底部介质层的顶部高度低于所述屏蔽栅的顶部高度;

步骤七、形成覆盖所述沟槽的介质隔离层,所述介质隔离层的介电常数小于3.9;

步骤八、对所述介质隔离层进行回刻形成顶部沟槽;

步骤九、在所述顶部沟槽的侧壁上形成栅介质层,并在所述顶部沟槽中填充多晶硅形成多晶硅栅。

2.如权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,屏蔽栅沟槽MOSTET为N型器件,第一导电类型为N型,第二导电类型为P型,所述衬底为N型掺杂。

3.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,屏蔽栅沟槽MOSTET为P型器件,第一导电类型为P型,第二导电类型为N型,所述衬底为P型掺杂。

4.根据权利要求1-3所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤一中所述衬底为硅衬底。

5.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤三中所述底部介质层为氧化层。

6.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤七中所述介质隔离层包括碳掺杂的氧化硅。

7.根据权利要求6所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,所述碳掺杂的氧化硅的形成方法包括:采用化学气相沉积法在生长氧化硅过程中引入甲基。

8.根据权利要求1所述的屏蔽栅沟槽MOSFET的制作方法,其特征在于,步骤八中回刻蚀的所述介质隔离层不超过所述屏蔽栅的顶部。

9.一种采用权利要求1至8中任一项所述的屏蔽栅沟槽MOSFET的制作方法形成的屏蔽栅沟槽MOSFET,其特征在于,至少包括:

衬底;

形成于所述衬底表面的外延层;

形成于所述外延层中的沟槽;

形成于所述沟槽中的屏蔽栅;

形成于所述屏蔽栅侧壁及底部紧贴所述沟槽内壁的底部介质层,所述屏蔽栅的顶部高度高于所述底部介质层顶部的高度;

形成于所述屏蔽栅顶部和所述底部介质层顶部的介质隔离层,所述介质隔离层的介电常数小于3.9;以及

形成于所述沟槽中且位于所述介质隔离层上方的多晶硅栅,所述多晶硅栅侧壁设有栅介质层。

下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于上海华虹宏力半导体制造有限公司,未经上海华虹宏力半导体制造有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/pat/books/202111186022.8/1.html,转载请声明来源钻瓜专利网。

×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top