[发明专利]可用于人工智能物联网的高能效二值神经网络加速器

权利要求书

1.一种可用于人工智能物联网的高能效二值神经网络加速器，其特征在于，包括：

乘法位元阵列，该乘法位元阵列由L×L个基于串联电容的亚/近阈值10T1C乘法位单元组成；亚/近阈值10T1C乘法位单元用于在一个时钟周期内进行二进制乘法和累加操作，由一个6T存储位单元和一个4T1C内存XNOR逻辑单元组成，其中：6T存储位单元用于存储权重值W、WB，W为预先训练得到的神经网络的权重值，WB为W的非逻辑；4T1C内存XNOR逻辑单元则实现了输入激活值F、FB和存储在6T存储位单元中的权重W、WB之间的XNOR逻辑，4T1C内存XNOR逻辑单元中的电容串联到累加位线ABL上，乘法结果通过4T1C内存XNOR逻辑单元的电容的电荷分配在累加位线ABL上直接生成最终卷积结果，其中，F为输入激活值的二进制值，FB为F的非逻辑；

20×L大小的电压放大阵列，每列设计有20个不同晶体管尺寸的低压放大单元，根据预先训练的二进制批标准化的偏置系数α，从每一列20个低压放大单元中只选择一个低压放大单元进行正确的放大；所选择的低压放大单元被配置对应的体偏置电压，并且使输出电压接近1/2VDD来确保每个低压放大单元获得最大电压增益。

2.如权利要求1所述的一种可用于人工智能物联网的高能效二值神经网络加速器，其特征在于，所述亚/近阈值10T1C乘法位单元采用多VT设计策略来克服低电压下的PMOS/NMOS偏态。

3.如权利要求2所述的一种可用于人工智能物联网的高能效二值神经网络加速器，其特征在于，所述6T存储位单元所采用的PMOS晶体管为LVT，NMOS晶体管为HVT。

4.如权利要求1所述的一种可用于人工智能物联网的高能效二值神经网络加速器，其特征在于，所述亚/近阈值10T1C乘法位单元的所有晶体管采用栅极长度偏置技术来减小器件失配的影响，并采用自适应体偏置技术来减小器件偏差。

5.如权利要求1所述的一种可用于人工智能物联网的高能效二值神经网络加速器，其特征在于，所述4T1C内存XNOR逻辑单元的电容采用了高层插指金属的MOM电容实现。

6.如权利要求1所述的一种可用于人工智能物联网的高能效二值神经网络加速器，其特征在于，所述电压放大阵列基于以下步骤实现放大：

1)根据偏置系数α从每列20个低压放大单元中选择增益最大的一个低压放大单元；

2)将偏置系数α通过DAC单元转化为模拟电压值V1到前一步选中的低压放大单元的输入端，低压放大单元的输出电压V1’使用第一个采样电容进行采样保持；

3)将累加位线ABL上的模拟电压值V2送到步骤2)中同一个低压放大单元的输入端，低压放大单元的输出电压V2’使用第二个采样电容进行采样保持；

4)由于V2’-V1’V2-V1，所以将两个第一个采样电容及第二个采样电容输出的电压通过低压比较器可以得到正确的比较结果，即得到了批标准化结果。

7.如权利要求6所述的一种可用于人工智能物联网的高能效二值神经网络加速器，其特征在于，通过体偏置电压计算电路确定所有被选中的低压放大单元的最佳体偏置电压，包括以下步骤：

a)对于每一列低压放大单元，预先调整尺寸的20个低压放大单元分别逐个输入1/21VDD到20/21VDD的等间隔扫描电压；

b)输入值为1/21VDD到20/21VDD的20个低压放大单元的输出结果通过运放OPA与1/2VDD的参考电压进行连续比较；运放OPA的输出使用闭环方式对当前低压放大单元的所有NMOS晶体管进行体偏置，输出的体偏置电压由6位SAR ADC单元进一步数字化得到当前低压放大单元的体偏置数字编码，并将该体偏置数字编码存储在每个低压放大单元对应的6位寄存器中；

c)根据偏置系数α从每列20个低压放大单元中选择增益最大的一个低压放大单元后，将被选中的低压放大单元所对应的体偏置数字编码从寄存器中取出后，通过DAC单元恢复为模拟值，并输入到相应的低压放大单元的NMOS晶体管的体偏置节点，从而开始对偏置系数α和累加位线ABL进行电压放大。